Transport triggered architecture (original) (raw)
Les termes transport triggered architecture désignent en anglais un type d'architecture de processeur où la seule instruction disponible permet de déplacer une valeur d'un registre à un autre.
| Property | Value |
|---|---|
| dbo:abstract | Les termes transport triggered architecture désignent en anglais un type d'architecture de processeur où la seule instruction disponible permet de déplacer une valeur d'un registre à un autre. (fr) In computer architecture, a transport triggered architecture (TTA) is a kind of processor design in which programs directly control the internal transport buses of a processor. Computation happens as a side effect of data transports: writing data into a triggering port of a functional unit triggers the functional unit to start a computation. This is similar to what happens in a systolic array. Due to its modular structure, TTA is an ideal processor template for application-specific instruction set processors (ASIP) with customized datapath but without the inflexibility and design cost of fixed function hardware accelerators. Typically a transport triggered processor has multiple transport buses and multiple functional units connected to the buses, which provides opportunities for instruction level parallelism. The parallelism is statically defined by the programmer. In this respect (and obviously due to the large instruction word width), the TTA architecture resembles the very long instruction word (VLIW) architecture. A TTA instruction word is composed of multiple slots, one slot per bus, and each slot determines the data transport that takes place on the corresponding bus. The fine-grained control allows some optimizations that are not possible in a conventional processor. For example, software can transfer data directly between functional units without using registers. Transport triggering exposes some microarchitectural details that are normally hidden from programmers. This greatly simplifies the control logic of a processor, because many decisions normally done at run time are fixed at compile time. However, it also means that a binary compiled for one TTA processor will not run on another one without recompilation if there is even a small difference in the architecture between the two. The binary incompatibility problem, in addition to the complexity of implementing a full context switch, makes TTAs more suitable for embedded systems than for general purpose computing. Of all the one-instruction set computer architectures, the TTA architecture is one of the few that has had processors based on it built, and the only one that has processors based on it sold commercially. (en) Transport triggered architecture (TTA) — вариант архитектуры микропроцессоров, в которой программы непосредственно управляют внутренними соединениями (шинами) между блоками процессора (например, АЛУ, Регистровый файл). Вычисления являются побочным эффектом передачи данных между блоками: запись данных на входной порт (triggering port) функционального устройства приводит к началу их обработки данным устройством. Благодаря модульной структуре, TTA-архитектура подходит для проектирования проблемно-ориентированных процессоров (ASIP), при этом TTA-процессоры получаются универсальнее и дешевле чем аппаратные ускорители для фиксированных функций. Обычно TTA-процессор имеет несколько транспортных шин и множество функциональных устройств (ФУ), подключенных к этим шинам. Обилие ФУ позволяет достичь параллелизма на уровне инструкций. Параллелизм статически определяется программистом. В этом отношении, а также из-за большой длины машинной инструкции, TTA-архитектуры напоминают архитектуры very long instruction word (VLIW) . Инструкция для TTA состоит из нескольких слотов, по слоту на каждую шину. Каждый слот определяет, как данные будут передаваться по данной шине. Столь полный контроль позволяет производить некоторые оптимизации, невозможные для классических архитектур. Например, возможна явная пересылка данных между разными ФУ без сохранения промежуточных данных в регистровом файле. Процессоры с архитектурами класса TTA были доступны в продаже. (ru) Transport triggered architecture (TTA) — варіант архітектури мікропроцесорів, в якій програми безпосередньо керують внутрішніми з'єднаннями (шинами) між блоками процесора (наприклад, АЛП, регістровий файл). Обчислення є побічним ефектом передачі даних між блоками: запис даних на вхідний порт (triggering port) функціонального блоку приводить до початку їх обробки цим блоком. Це подібно тому, що відбувається у систолічному масиві. Завдяки модульній структурі, TTA-архітектура ідеально підходить для проектування проблемно-орієнтованих процесорів (ASIP), при цьому TTA-процесори виходять більш універсальними і дешевшими ніж апаратні прискорювачі для фіксованих функцій. Зазвичай TTA-процесор має кілька транспортних шин і багато функціональних пристроїв (ФП), підключених до цих шин. Велика кількість ФП дозволяє досягти паралелізму на рівні команд. Паралелізм статично визначається програмістом. У цьому відношенні, а також через велику довжину машинної інструкції, TTA-архітектури подібні до Very Long Instruction Word (VLIW) архітектури. Інструкція для TTA складається з декількох слотів, по слоту на кожну шину. Кожен слот визначає, як дані будуть передаватися по даній шині. Настільки повний контроль дозволяє виробляти деякі оптимізації, неможливі для класичних архітектур. Наприклад, можливе явне пересилання даних між різними ФП без збереження проміжних даних в регістровому файлі. Процесори з архітектурою класу TTA були доступні у продажу.[які?][джерело?] (uk) |
| dbo:thumbnail | wiki-commons:Special:FilePath/Transport_Triggered_Architecture.png?width=300 |
| dbo:wikiPageExternalLink | http://www.ics.ele.tue.nl/~heco/documents/TTAbook/TTAbook.html http://www.drdobbs.com/embedded-systems/221800122 http://www.quinapalus.com/wi-index.html http://sites.google.com/site/macthenaief/Home/retro/able https://web.archive.org/web/20071013182106/http:/byte.com/art/9502/sec13/art1.htm https://web.archive.org/web/20120210164833/http:/ce.et.tudelft.nl/MOVE/ https://web.archive.org/web/20120210164833/http:/ce.et.tudelft.nl/MOVE/section3.3.html https://web.archive.org/web/20160303174923/http:/www.ics.ele.tue.nl/~heco/documents/TTAbook/TTAbook.html |
| dbo:wikiPageID | 2830935 (xsd:integer) |
| dbo:wikiPageLength | 17914 (xsd:nonNegativeInteger) |
| dbo:wikiPageRevisionID | 1119680420 (xsd:integer) |
| dbo:wikiPageWikiLink | dbr:Processor_(computing) dbr:New_England_Digital dbr:Application-specific_instruction_set_processor dbr:Delay_slot dbr:Maxim_Integrated dbr:Run_time_(program_lifecycle_phase) dbr:One-instruction_set_computer dbr:Control_flow dbr:Register_pressure dbr:Load–store_unit_(computing) dbr:Subroutine dbr:Compile_time dbr:Computer_architecture dbr:Computer_memory dbr:Embedded_system dbr:Pipeline_(computing) dbr:Program_counter dbr:CPU_power_dissipation dbc:Instruction_processing dbr:Dataflow_architecture dbr:Addressing_mode dbr:Abstraction_(computer_science) dbr:Accumulator_(computing) dbc:Computer_architecture dbr:Application-specific_instruction-set_processor dbr:Bus_(computing) dbr:Instruction_pipeline dbr:Operator_(programming) dbr:If-then-else dbr:Macro_instruction dbr:Mali_(GPU) dbr:Explicitly_parallel_instruction_computing dbr:File:Transport_Triggered_Architecture.png dbr:Very_long_instruction_word dbr:Register_file dbr:Systolic_array dbr:WireWorld dbr:Microarchitectural dbr:Original_Amiga_chipset dbr:Functional_unit dbr:For-loop dbr:Conditional_execution dbr:Conditional_register dbr:General_purpose_register dbr:Instruction_level_parallelism dbr:Clock_cycle dbr:Computer_bus dbr:Interconnect_architecture dbr:OpenASIP |
| dbp:date | 2016-03-03 (xsd:date) |
| dbp:url | https://web.archive.org/web/20160303174923/http:/www.ics.ele.tue.nl/~heco/documents/TTAbook/TTAbook.html |
| dbp:wikiPageUsesTemplate | dbt:CPU_technologies dbt:Citation_needed dbt:Main_article dbt:Short_description dbt:Webarchive |
| dct:subject | dbc:Instruction_processing dbc:Computer_architecture |
| gold:hypernym | dbr:Kind |
| rdfs:comment | Les termes transport triggered architecture désignent en anglais un type d'architecture de processeur où la seule instruction disponible permet de déplacer une valeur d'un registre à un autre. (fr) In computer architecture, a transport triggered architecture (TTA) is a kind of processor design in which programs directly control the internal transport buses of a processor. Computation happens as a side effect of data transports: writing data into a triggering port of a functional unit triggers the functional unit to start a computation. This is similar to what happens in a systolic array. Due to its modular structure, TTA is an ideal processor template for application-specific instruction set processors (ASIP) with customized datapath but without the inflexibility and design cost of fixed function hardware accelerators. (en) Transport triggered architecture (TTA) — вариант архитектуры микропроцессоров, в которой программы непосредственно управляют внутренними соединениями (шинами) между блоками процессора (например, АЛУ, Регистровый файл). Вычисления являются побочным эффектом передачи данных между блоками: запись данных на входной порт (triggering port) функционального устройства приводит к началу их обработки данным устройством. Благодаря модульной структуре, TTA-архитектура подходит для проектирования проблемно-ориентированных процессоров (ASIP), при этом TTA-процессоры получаются универсальнее и дешевле чем аппаратные ускорители для фиксированных функций. (ru) Transport triggered architecture (TTA) — варіант архітектури мікропроцесорів, в якій програми безпосередньо керують внутрішніми з'єднаннями (шинами) між блоками процесора (наприклад, АЛП, регістровий файл). Обчислення є побічним ефектом передачі даних між блоками: запис даних на вхідний порт (triggering port) функціонального блоку приводить до початку їх обробки цим блоком. Це подібно тому, що відбувається у систолічному масиві. Завдяки модульній структурі, TTA-архітектура ідеально підходить для проектування проблемно-орієнтованих процесорів (ASIP), при цьому TTA-процесори виходять більш універсальними і дешевшими ніж апаратні прискорювачі для фіксованих функцій. (uk) |
| rdfs:label | Transport triggered architecture (fr) Transport triggered architecture (en) Transport triggered architecture (ru) Transport triggered architecture (uk) |
| owl:sameAs | freebase:Transport triggered architecture wikidata:Transport triggered architecture dbpedia-fi:Transport triggered architecture dbpedia-fr:Transport triggered architecture dbpedia-ru:Transport triggered architecture dbpedia-uk:Transport triggered architecture https://global.dbpedia.org/id/2CXeq |
| prov:wasDerivedFrom | wikipedia-en:Transport_triggered_architecture?oldid=1119680420&ns=0 |
| foaf:depiction | wiki-commons:Special:FilePath/Transport_Triggered_Architecture.png |
| foaf:isPrimaryTopicOf | wikipedia-en:Transport_triggered_architecture |
| is dbo:wikiPageDisambiguates of | dbr:TTA |
| is dbo:wikiPageRedirects of | dbr:Transport_Triggered_Architectures |
| is dbo:wikiPageWikiLink of | dbr:One-instruction_set_computer dbr:Computer_architecture dbr:Hardware_acceleration dbr:TTA dbr:Dataflow_architecture dbr:Instruction_set_architecture dbr:Reduced_instruction_set_computer dbr:Very_long_instruction_word dbr:Synclavier dbr:Systolic_array dbr:Transport_Triggered_Architectures |
| is foaf:primaryTopic of | wikipedia-en:Transport_triggered_architecture |
