Резервированная вычислительная система — SU 1753479 (original) (raw)
1753479 Гратилло акт при ГКНТ ССС Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина аказ 2769 ВНИИПИ Госу Составитель А.БекТехред М.Моргентал Корректор Н. Ревская4 Тираж Подписноетвенного комитета по изобретениям иоткрыти 113035, Москва, Ж, Раушская наб 4/5Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении гарантоспособных вычйслительных и управляющих систем, в которых обеспечивается 5 парирование ошибок, вызываемых как физическими дефектами элементов, так и дефектамй проектирования на основе многоальтернативного построения канароля и отладки сложных систем управления.Известно мажоритарно-резервированное устройство, содержащее резервируемые обьекты, блокисравнения и элементы 15 по числу резервируемых объектов, блок мажоритарных элементов,Недостатком данного устройства является низкая надежность, обуслоаленйая невозможностью сохранения работоспособности при проявлении дефек тбв прОектироВания.Наиболее близЫйм к предлагаемому по технической сущности и достигаемому эффекту является устройство, содержащее первую-третью ЭВМ, первый и второй мажоритзрнйе элементы, первый и второй регистры.Недостатком прототипа являетСя низ-. кая надежйость функционирования,. кото 30 рая обусловлена следующими причинами В прототипеорганизуется одновариантная реализация вычислений, что приводит к тому, что любой дефект проектирования аппаратных или программных средствпри 35 водит к нарушению функционирования Отсутствуют технические средства; позволяющие генерировать (изменять) вариэнты функций ЭВМ в вычислительных" каналах. 40 Не используется возможность для организзции повторной реализации вычислений в случае появления сбоев (зависания) в каналах.Целью изобретения является повышение надежности,Сущность изобретения состоит в йовйшении гарантоспособности устройства за счет введения-режима изменения вариантов решения задач ь каналах динамической 50 многоальтернативности и контроля числа зависаний ЭВМ, В многоальтернативной системе варианты (напрймер, языки программирования) для решенйя задач в каналах вычислений задаются генератором псевдослучайного кода. При реализаЦии вычислений осуЩеСтвляется отсчет времени и мэжорйтированйе результатов расчета, Если результаты расчета формируются в допустймые ийтервалы вРемени, то устройство формирует выходлов, а также при разработке средств конт- "10 ной код решений и приступает к реализацииочередной задачи, В случае сбоев (зависания) в каналах устройство фиксирует этотсбой, производит изменение используемыхязыков программирования в соответствиис заданными вариантами и осуществляетповторную реализацию вычислений. Повторная реализация вычислений продолжается при фиксации каждого сбоя,ивыполняется до полного перебора вариантов решения, число которых определяетсяемкостью специального счетчика числа зависаний.Введение счетчика зацйкливанйя иобусловленные им связи позволяют отсчитывать колйчество переполнений счетчикавремени.Введение триггера инициализации иобусловленные им связи позволяют управлять записью в первую-третью ЗВМ кодовзадач,Введение блока задания альтернатив иобусловленные им связи позволяют формировать коды языков программирования длякаждой из ЭВМ.Введениеэлемента задержки и обусловленные им связи позволяют осуществлять задержку единичногО сигналапереполнения, поступающего с выхода,счетчика времени, до времени формирования первого тактового импульса.Введение элемента ИЛИ и обусловленные им связи позволяют формировать единичный сигнал в случае формированиясигйала конца решения задачи на выходевторого мажоритарного элемента или в слу- .чае, если количество переполнений счетчи-ка времени меньше заданного чисЛасчетчика зацйкливзния.Введение элемента И и обусловленныеим связи. позволяют управлять заданием кодовых комбийаций генератора псевдослучайного кода.Введение дешифратора и обусловленные им связи осуществляют управлениеблоком задания зльтернзтив,- На фиг, 1 показана функциональная схема йредлагаемого устройства; на фиг. 2 -функциональная схема первой-третьейЗВМ (каналов вычислений); на фиг. 3 и 4 -функциональные схемы блокз и генератора;на фиг.5- алгоритм работы системы; на фиг6 - временные диаграммы работы системыв нормальном режиме; на фиг, 7 - временная диаграмма работы системы при сбоях вканалах.Предлагаемая система (фиг, 1) содержитпервый - третий канала 1-3 вычислений,первый 4 и второй 5 мажоритарные элементы, регистр 6 кода задачи, регистр 7 кода5 10 15 20 ние 30 35 50 сигнала на управляющем входе и поступлении заднего фронта тактового импульса тзна вход синхронизации,Узел 8(фиг. 3) служит для формированияи выдачи кодов языков программирования.Его работа поясняется табл. 1.Коды на выходах 30 - 32 являются кодами языков программирования, на которыхосуществляется реализация вычислений задач.Генератор 9 псевдослучайного кода(фиг. 4) осуществляет форсирование псевдослучайногокода, Генератор 9 работает следующим образом. В исходном состоянии навыходах 56.1 - 56.3 присутствуют единичныесигналы, Сигналы с выходов 56.1, 56,3 (фиг.4) поступают на вход сумматора 55. Послеоперации сложения на выходе сумматора 55устанавливается 1 (О) сигнала и выдается наинформационный вход регистра 54, По тактовому сигналу, поступающему с входа 16на вход синхронизации регистра 54, происходит запись 1 (О) сигнала и формированиеочередного кода в сдвигаю щем регистре 54;Формирование выходного кода регистра 54поясняется табл. 2,Дешифратор 10 расшифровывает кодгенератора 9 и формирует сигнал на данномодном из своих выходов.Триггер 11 инициализации формируетСигнал, который управляет работой первой1 - третьей 3 ЭВМ.Триггер 11 устанавливается в единичное состояние по тактовому импульсу т 1при наличии единичного сигнала "Конец решения" с выхода мажоритарного элемента5 или же с единичного сигнала с вйходаэлемента 15 задержки.Триггер 12 зависания служит для запоминания сигнала переполнения счетчика 14числа зацикливаний, Обнуление триггера 12осуществляется подачей сигнала с входа 23.системы.Счетчик 13 времени осуществляет отсчет времени реализации вычислений задач, Отсчет времени производится поколичеству поступающих тактовых импульсов тз, Если на счетный вход счетчика 13поступит тактовых импульсов гз большемаксимально заданного количестват.е,происходит нарушение условий ТТмакс(где Т и Тмакс - количество фактически поступивших гз и максимальное число поступивших тз соответственно), то на выходе 26при переполнении счетчика 13 формируетсяединичный сигнал, который выдается насчетный вход счетчика 14 и вход обнулениясчетчика 13, При отсутствии сбоев в каналахвычислений на выходе мажоритарного элемента 5 устанавливается единичный сигнал, который обнуляет счетчик 13.Счетчик 14 числа зацикливаний предназначен для отсчета количества переполнений счетчика 13, Отсчет числа переполнений осуществляется по количеству поступивших единичных сигналов с выхода 26. При переполнении счетчика 14, т,е, при невыполнении условия МИкс (где И - число фактически поступивших переполнений, смаке - максимальное число переполнений), на выходе 29 устанавливаетсяединичный сигнал, который поступает наединичный вход триггера 12. Элемент 15 задержки служит для формирования управляющего сигнала с требуе- . мым временем задержки.Элемент И 16 предназначен для формирования сигнала, управляющего формированием псевдослучайного кода генератора 9.Элемент ИЛИ 17 управляет прохожденйем тактового импульса через элемент И 16 и установкой триггеры 11 в 1 (О) состояРегистр 38 адреса служит дляприема;временного хранения и выдачи адресов микрокоманд на вход ПЗУ 52, Регистр 39 микроопераций осуществляет прием, хранение и выдачу кодов решений и сигнала"Конец решения", Запись информации в регистр 39 осуществляется по единичному сигналу с выхода элемента И 51, На первом и втором выходах регистра 39 формируется код решения и сигнал "Конец решения" соответственно,Процессор 40 осуществляет арифметические и логические операции. Мультиплексор 41 логических условий предназначен для коммутации сигналов проверяемых логических условий.Коммутатор 42 осуществляет коммутацию кодов задачи и очередного кода исполнительного адреса микрокоманд микропрограммы,Элемент ИЛИ 50 управляет работой элемента И 51, открывая его для прохождения тактового импульса,Элемент И 51 формирует тактовый импульс сигнала, поступающий на ходы синхронизации регистров 38 и 39 Система работает в режимах нормального функционирования и функционирования при сбоях.55 Режим 1, Предположим, что необходимо решить некоторую задачу Е, В исходном состоянии все регистры, счетчики, дешифратор, триггеры, счетчики обнуления, за исключением триггеров регистра 54 и триггеров регистров 30 блоков 1-3, соответствующих"1". В результате на выходе мажоритарногоэлемента 5 присутствует единичный сигнал"Конец решения" (фиг. 6),На вход устройства поступает код задачи 2, По тактовому импульсу т 1 в регистр 6записывается код задачи Е, Триггер 11 устанавливается в единичное состояние, а навыходе элемента 16 формируется единичный сигнал, С выхода регистра 6 код задачи 10выдается на первые информационные входы первой 1 - третий 3 ЭВМ, Единичныйсигнал с выхода триггера 11 поступает навторые управляющие входы каналов 1 - 3. Споявлением единичного сигнала на входе 15генератора 9 начинается формированиепсевдослучайного кода. Код с выхода генератора 9 выдается на входы дешифратора10, на соответствующем выходе которогоустанавливается единичный сигнал, Единичный сигнал с выхода дешифратора 10поступает на вход блока 8 задания. альтернатив.Пусть на выходах 30-32 установилсякод 011011, Предположим, что код 01 соответствует первому варианту решения задачи Ч 1, код 10 - второму Чг, код 11 - третьемуЧз. Сигналы с выходов 30-32 блока 8 выдаются на первые управляющие входы первой1 - третьей 3 ЭВМ и перестраивают их для 30реализации вычислений в соответствии сзаданными кодами (выбирают соответствующую зону памяти программ), По тактовомуимпульсу г 2 в каналы 1-3 записывается кодзадачи и происходит смена информацйи 35при производстве вычислений,По завершению расчета формируетсякод решения и конец решения на выходах27,1 (27.2, 27,3), 28.1 (28.2, 28.3) канала 1соответственно. Код решения и конец решения мажоритируются на мажоритарных эле-.ментах 5 и 4 соответственно. Код решения свыхода мажоритарного элемента 4 поступает на информационный вход регистра 7.По тактовому импульсу тз, поступающему на счетный вход счетчика 13, производится отсчет времени реализациивычислений, Если сигнал "Конец решения"на выходе мажоритарного элемента 5 появится в допустимый интервал временй, то 50происходит обнуление этим сигналом счетчиков 13 и 14. По тактовому импульсу 7 зпри наличии единичного сигнала "Конец решения" на управляющем входе регистра 7осуществляется запись кода решения (фиг. 556). По очередному тактовому импульсу т 1 врегистр 6 записывается код следующей задачи, триггер 11 устанавливается в единичное состояние, а на выходе генератора 9 формируется новый код, Далее функционирование продолжается аналогично (фиг. 6),Режим 2. При реализации вычислений могут возникнуть сбои; которые вызовут зависание каналов. Сигнал "Конец решения" не появляется в допустимый интервал времени и это вызывает переполнение счетчика 13 (фиг, 6). На выходе 26 сформируется единичный сигнал, который поступит на счетный вход счетчика 14 и элемент 15 задержки. На выходе элемента 15 сигнал появится через время задержки (фиг. 7), По тактовому импульсу ю 1 триггер 11 установится в единичное состояние, а на выходе элемента И 16 сформируется единичный сигнал (фиг, 7), Единичный сигнал с выхода элемента 16 выдается на вход генератора 9 и запускает его. На выходах 35 - 37 формируется новый код, в соответствии с которым на одном из выходов дешифратора 10 устанавливается единичный сигнал. Единичный сигнал с выхода дешифратора 10 поступает на вход блока 8, На выходах 30 - 32 блок 8 устанавливается новый код решения задачи и выдается на управляющие входы первого 1 - третьего 3 каналов, которые приступают к реализации вычислений по другому варианту программы в соответствии с кодами на выходах 30 - 32 блока 8.Если по завершению повторного расчета произойдет снова превышение допустимого времени реализации вычислений, то на выходе 26 появится единичный сигнал, который поступит на счетный вход счетчика 14 и элемент 15 задержки (фиг, 7). Далее устройство функцйонирует аналогичным образом,Пусть при завершении второй повторной реализации вычислений произошло превышение допустимого времени (фиг. 4 и 7). Единичный сигнал с выхода 26 выдается на счетный вход счетчика 14. Счетчик 14 рассчитан на подсчет двухзацикливаний счетчика 13, поэтому при его переполнении на выходе 29 пройдет формирование единичного сигнала (фиг. 7). Единичный сигнал с выхода 29 поступает на единичный вход триггера 12 и устанавливает его в единичное состояние (фиг, 7). Единичный сигнал с выхода триггера 12 выдается на выход 25 и устройство прекращает свое функционирование.Анализ показывает, что данная система обеспечивает снижение вероятности выдачи неверного результата, вызванного как физическими дефектами, так и дефектами проектирования; в 4 - 8 раз,5 10 15 20 Формула изобретения 1. Резервированная вычислительная система, содержащая первый - третий каналы вычислений, мажоритарный элемент, блок мажоритарных элементов, регистр кода задачи и регистр кода решения, причем вход кода задачи системы является информационным входом одноименного регистра, выход которого подключен к входам кода задачи всех каналов вычислений, информационные входы которых являются соответствующими информационными входами системы, а информационные выходы и выходы готовности всех каналов вычислений соединены с входами блока мажоритарных элементов и мажоритарного элемента соответственно, выход блока мажоритарных . элементов подключен к информационному входу регистра кода решения, выход которого является информационным выходом системы, а синхровходы регистра кода задачи и регистра кода решения подключены соответственйо к первому и второму входам синхронизации системы, о т л и ч а ю щ а яс я тем, что, с целью повышения надежности, в нее введены триггер инициализации, триггер зависания, счетчик времени, счетчик зацикливания; элемент задержки, элемент И, элемент ИЛИ и блок задания альтернатив, содержащий последовательно соединенные генератор псевдослучайного кода и шифратор альтернатив, информационные выходы которого подключены к входам-управления счетом соответствующих кайалов вычйслений, синхровходы которых соединены стретьим входом синхронизации системы; а входы инициализации - с выходом триггера, инициализации, вход синхронизации которого и первый вход элемента И соединены с первым входом синхронизации системы, второй вход синхронизации системы соединен со счетным входом счетчика времени, выход переполнения которого соединен со счетным входом счетчика зацикливания и,через элемент задержки с первым входом элемента ИЛИ, выход которого связан с информационным входом триггера инициализации и с вторым входом элемента И, выход которого подключен к входу строба генератора псевдослучайного кода, выход мажоритарного элемента подключен к входу строба регистров кода задачи и кода решения, к входам сброса счетчиков времени и зацикливания и к второму входу элемента ИЛИ, выход переполнения счетчика зацикливания подключен к входу установки триггера зависания, вход сброса которого является одноименным входом системы, а выход триггера зависания является выходом останова системы.2. Система по и. 1, отл и ча ю щая ся тем, что канал вычислений содержит регистры адреса и микроопераций, процессор, мультиплексор логических условий, коммутатор, узел памяти микрокоманд, элемент И и элемент ИЛИ, первый вход которого и управляющий вход коммутатора соединены с входом инициализации канала, выход элемента ИЛИ соединен с первым входом элемента И, второй вход которого является синхровходом канала вычислений, а выход элемента И подключен к синхровходам регистров адреса и микроопераций, вход кода задачи канала соединен с первым информационным входом коммутатора, выход которого соединен с информационным входом 25 регистра адреса, выход которого соединенс первым адресным входом узла памяти микрокоманд, второй адресный вход которого является входом управления счетом канала вычислений, выход микроопераций 30 узла памяти микрокоманд и информацион-г .ный вход канала вычислений подключены к одноименным входам процессора, информационный выход которого подключен к информационному входу регистра 35 микроопераций, старший разряд информационного входа которого соединен с выхоДом "Конец решения" узла памяти микрокоманд, выход кода логических условий которого подключен к адресному входу 40 мультиплексора логических условий, к информационному входу которого подключены выход логических условий процессора и выход модификацйй узла памяти микрокоманд, выход адреса которого и выход муль типлексора логических условий подключенык второму информационному входу коммутатора, информационный выход регистра микроопераций является одноименным выходом канала вычислений, а его старший 50 разряд является выходом готовности канала вычислений и подключен к второму входу элемента ИЛИ.