Устройство для умножения чисел с фиксированной запятой — SU 1758644 (original) (raw)
СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1758644 51)5 6 Об Р 7/ ИЯ ПИСА ЗОБР ГОСУДАРСТВЕННЬИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬС(71) Конструкторское бюро электроприборостроения(56) Авторское свидетельство СССР Иг 1290301, кл. 6 06 Р 7/52, 1987.Авторское свидетельство СССР М 1558205, кл. 0 06 Р 7/52, 1988,(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ С ФИКСИРОВАННОЙ ЗАПЯТОЙ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении центральных процессоров, вычислителей, Цель изобретения - расширение функциональных возможИзобретельной техпри построЦВМ,Известно устройство для умножения чисел с фиксированной запятой, содержащее счетчик циклов, регистр 1 ликрокоманд, регистр множителя, регистр результата, сумматор, регистр множимого, три элемента ИЛИ, вход пуска устройства, группу информационных входов устройства, выход результата, информационный выход устройства,Недостатком этоо устройства является невозможность обработки чисел с переменной длиной формата, а также низкий коэффициент загрузки оборудования,Наиболее близким из известных является устройство для умножения чисел с фикситение относится к вычисли- нике и может быть использовано ении центральных процессоров ностей за счет обработки чисел с переменной длиной формата с максимальным коэффициентом загрузки оборудования, Устройство для умножения числа с фиксированной запятой содержит операционный блок, регистр микрокоманд, счетчик циклов, элемент ИЛИ, блок синхронизации, регистр адреса, два буферных регистра, триггер знака, триггер переноса, два триггера выдвигаемых разрядов множителя, два триггера значащего бита, три элемента ЗИ-ИЛИ, четыре элемента 2 И-ИЛИ, пять элементов ИНЕ, четыре элемента НЕ, Алгоритм функционирования состоит в том, что одна половина операционного блока используется для умножения на старшую часть множителя, а другая половина - для умножения на младшую. часть множителя. б ил. рованной запятой, содержащее операционный блок, регистр адреса, регистр микрокоманд, счетчик циклов, блок синхронизации, семь элементов И, четыре элемента НЕ, элемент ИЛИ-НЕ, пять элементов И-НЕ, два элемента 2 И-ИЛИ, триггер коротких тактов, пять элементов ИЛИ, элемент 2 И-ИЛИ-НЕ, триггер коррекций результата, триггер округления, триггер выдвигаемых разрядов множителя, триггер анализа значащего бита, триггер знака множимого, триггер блокировки.Недостатком этого устройства является невозможность обработки чисел с переменной длиной формата, а также низкий коэффициент загрузки оборудования.Так при умножении операндов, длина которых в два раза меньше основного формата, вторая (" младшая" ) часть операцион 1758644 20сброса второго триггера анализа значащего бита, соединен с выходом второго элемента И-НЕ, выходы второго и третьего элементов ЗИ-ИЛИ соединены соответственно с вторым и первым входами управления микрооперациями операционного блока, первый и второй входы считывания которого соединены соответственно с выходами микрооперации чтения старшей части и младшей 5 части слова регистра микрокоманд,1758644 уегцсптр цццц ОБ,Загруйо гннокюпей сйцга Р. Робогпа иец панноась" Загреба миоъсцмого цЪ ьч н%гпц Ъ Ранг цъапцсь ъндч мог.о Ь трцггер ънока, Робопза В-Нц сеНщлц ОЬ,ццквинеская часгпь цинотсенця.йжопяенце Ь Роио резуьгпапта.СЗБиг Ьрйо РОНО ц Р 0,. 6 ь 1 чцп 1 анц1-О 1 й счегпчцна ццняоб.5 нам перепойнение сцегпчцРаццнао ц ьнскй вюсцгпчя оояЬепгВленця о вяр Рдьогпсг Ь- мцсенцы 05. Посяеон па лка Робогпа Запись ног.о ъ иц 1 осьмочЪ цццц цхнохения Ъ 1 ццго юсгпь внсъсцптейя.ноаогцЩ Ч-А Сеннци 05. ремьгпогпа ц рдьвнсасеинцно б бур Р г 6. 5 апцсЬ ссц. старщсц йяоЭаЕц чсстц РгбРобота мяадщцу ч-х соаосп 1 ц Рг 7старец р ц ца"гпц Сяоженце аоя попон Ьеденця . Робопта с РЬгпагПпроцт сееццц ошам обнуенце реийвра наоопяенця Чосвцниьб вроцЪЬсденцй 1 РОНО 1. Здпцсь сч-но ццкпсф 17 ццнго 1 ц дерЬа соЬъ вкохсцтпеяя Ь Ю ЗдпцСЬ ОЬрЕСа РОНО,РОН) МаЪО В-Вц сснццо ое,=1 Циип царрейццц реьчьвавприцавепьнон значекцияназсн н 010.АнойиЗ ЮрелОРсе 1 пкц.Радлова свдрш вР каеиия, разрядкама Ч-Х еевцй ОЬ я Ькнасение чае перев ) цпьващэн я 8 пяегпся ва)с жцтпейЬНое ццсяо 77 Рв И = юсоов) бота сваршцх ч- секцио оставитель В,Шапкинехред М,Моргентал едактор Е.Мурз орре кто ашкови ьский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 изводственно-иэда Заказ 3001 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб 4/5ного оборудования устройства умножения в операции умножения не участвует, что приводит к низким функциональным возможностям и к снижению коэффициента загрузки оборудования,Целью изобретения является расширение функциональных возможностей за счет обработки чисел с переменной длиной формата с максимальным коэффициентом загрузки оборудования.Поставленная цель достигается тем, что в устройство для умножения чисел с фиксированной запятой, содеркащее счетчик циклов, регистр микрокоманд, регистр адреса. четыре элемента НЕ, пять элементов И-НЕ, элемент ИЛИ, блок синхронизации, первый и второй элементы 2 И-ИЛИ, первый триггер выдвигаемых разрядов множителя, первый триггер анализа значащего бита, триггер знака и операционный блок, содеркащий арифметические модули с первого по четвертый и первый блок ускоренного переноса, причем первые входы арифметических модулей с первого по четвертый обьединены и соединены с первым входом считывания операционного блока, входы первой, второй и третьей групп арифметических модулей с первого по четвертый соединены соответственно с информационным входом, входом адреса и входом микроопераций операционного блока, вторые входы арифметических моделей с первого по четвертый соединены с первым входом синхронизации операционного блока, информационные выходы арифметических модулей с первого по четвертый соединены с первым информационным выходом операционного блока, выход переполнения которого соединен с выходом переполнения первого арифметического модуля, выход знака которого соединен с выходом знака операционного блока, первый и второй входы сдвига которого соединены соответственно с первым и вторым входами сдвига первого арифметического модуля, третьи входы первого, второго и третьего арифметических модулей соединены соответственно с первым, вторым и третьим выходами первого блока ускоренного переноса, входы с первого по шестой которого соединены соответственно с первым и вторым выходами второго, первым и вторым выходами третьего и первым и вторым выходами четвертого арифметических модулей, первый и второй входы сдвига 1-го арифметического модуля ( = 2, 3, 4) соединен соответственно с первым и вторым выходами И)-го арифметического модуля, седьмой вход первого блока ускоренного переноса соединен с первым входом переноса операционного блока и5 1020 2530 35 третьим входом четвертого арифметического модуля, первый и второй выходы сдвига которого соединены соответственно с первым и вторым выходами сдвига операционного блока, выход устройства соединен с первым информационным выходом операционного блока, входы "Пуск" и "Сброс" устройства соединены с входами "Пуск" и "Сброс" блока синхронизации, входы микрокоманд и адреса устройства соединены соответственно с информационными входами регистра микрокоманд и регистра адреса, информационный вход устройства соединен с информационным входом операционного блока, вход адреса которого соединен с выходом регистра адреса, выход знака операционного блока соединен с информационным входом триггера знака, синхровход которого соединен с выходомпервого элемента И-НЕ, первый вход которого соединен с первым выходом регистра микрокоманд, второй выход которого соединен с входом микроопераций операционного блока, первый синхровход счетчика циклов соединен с входами сброса первых триггеров выдвигаемых разрядов множителя и анализа значащего бита и выходом второго элемента И-НЕ, первый входкоторого соединен с выходом микрооперации записи выхода микроопераций регистра микрокоманд, синхровход которого соединен с первым выходом блока синхронизации и вторым входом второго элемента И-НЕ, прямой выход первого триггера выдвигаемых разрядов множителя соединен ссинхровходом первого триггера анализазначащего бита, информационный вход которого соединен с входом логической единицы устройства, введены два буферных регистра, третий и четвертый элементы 2 ИИЛИ, три элемента 3 И-ИЛИ, триггер переноса, второй триггер выдвигаемых разрядов множителя и второй триггер анализа значащего бита, а операционный блок дополни 45 50 55 ды арифметических модулей с пятого по восьмой соединены с вторым входом синхронизации операционного блока, информационные выходы арифметических модулей с пятого по восьмой соединены с тельно содержит арифметические модули с пятого по восьмой и второй блок ускоренного переноса, причем первые входы арифметических модулей с пятого по восьмой обьединены и соединены с вторым входом считывания операционного блока, входы первой, второй и третьей групп арифметических модулей с пятого по восьмой соединены соответственно с информационным входом, входом адреса и входом микроопераций операционного блока, вторые вхо1758641 10 15 20 25 30 35 40 45 50 55 вторым иформациоцым Выходом операционного блока, третийчетв.ртый Входы сдвига которого соади ацы сОО; Вегствсццо с первым и Вторьм ходамсдвига пятого арифметического 1 Одуля.:с;. Гьи Г)ходя пятого, В)астого и седьмого приатйческих модулей соадицацы соачзегстгаццо с перВым, Вгорь 13 и третьи Выходал ВторОГО блока ускореццого паре Оса, Вхолы с первого по шестой которого соадцац, соответствено с первым и Вгорым Выходами шестого, первым вторьм Выхода и седь- МОГО, первыи Вто)ыл В.ходал ВосьлОГО арифметических модулай, парвый и Второй Входы сдв Ге 1-ГО врил 8 и ас О О оду/я соединенсоответс;Ванно с гапвы; и Вторым Выходаи сдвига -11-ГО ариЬати 8- ского модуля Д =- б, 7, Я садьОй Вход Второго блока ускореццОГГ) ар-.;цосе соадицс;и с Вторы входом пареос Опарацоц- П ОГО блока и третьи ВходаОсьОГО аРИфМЕтЧ 8 СКОГО МОДУЛЯ, ИЭРВЬгй и ВТОРОЙ Выходы сдога кото)Ого саади аць соответ- стванцО с третьим четаартыл Вхсдами сдвиГВ ОГарсциоцнОГО )1)ака, паГ)выйВторой Выходы переноса кото)ОО саад,цаць соотватстВеццо с Вьходял параоса Гарвого и пятого арифл ати асх л дулей, Второй Выход сдвга В;Орог;: р;ка; еского модуля саадицец с пятым Выходам сдвига операционно о блока, Гарый и 1 ГО)О Входц управлая лик)ООаэ,ял: Х)торого саадцены соотватствацца с "ат)8 О Гьл 1 входами арифметически; .ОГ, ай с Грвого по четвартыарфла);Вск х аулей с пятоГО по Восьм 01, ифар лц" ццыа входы старших разрядов усройст)а со.д;е ы СООТВ 8 ТСТВ 81 О С ИЦ,"ОР 1 ОП Ы. ГХОДОМ счетчика циклов, с Выход:;В Парвегруппы первого буфарого растра В:ходаи Второго Сухарного ра с Грь иОрлациоццые Входь па)Всй Г)упп:ОарОГО саед- цацы соотваствеццо с аьходали Второй группы парього буфарсО ра сгра, сцхриоход которого саадна; с; ы,:О:О:тратьаго элемента ИЕ. пе:Вь;й Вхсд которого соединен с Ворым ьх Одам паре.)О Г)лалецта И-НЕ и Вьходои парВО;О з; с.8,тд НЕ, Вход которого соедПац с схрОБходом ВторОГО буфарцОГО рагстГ)с, Вторым синх- рГ)входом счетчиа циклов, пась л Входом сихроцзац.и Операа;цо; О лоха, синхрОВходзми триГера Г 1 араосаВОГ)ОГО триГГсра Вьд игаалых )Ваядг)а лОк"етая и выходачатва)тс О зла а В,-Т перВый Вход котороО саадиц:ц с первым сь ходом микроопарац с.хро .зац рРГ 1 ст)а м 1 к:)Окомад, В )ПО)сход 1,кроопе)ации сцхрозаци к.)с)раГО ссеДИЦ 8 Н С )ЕРВЫЛ 1)ХОДОМ П.3. О Эяал;ента И-НЕ, второй вход которого соединен с вторыл входом четвертого элемента И-НЕ и выходом элемента ИЛИ, первый, Второй и третий входы которого соединень соответствецно с вторыл, третьим и четвертым выходами блока синхронизации, пятый выход которого соединен с входом второго элемента НЕ, выход которого соединен с третьим входом второго элемента И-НЕ, синхровход регистра адреса соединен с первым синхровходом счетчика циклов, выход которого соединен с вторым выходом ветвления устройства, первый выход ветвления которого соединен с выходом переполнения операционного блока, второй выход сдвига которого соединен с первым Входом первого элемента 2 И-ИЛИ, Выход которого соединен с четвертым входом сдвига операционного блока, третий выход сдвига которого соединен с четвертым Входом первого элемента 2 И-ИЛИ и первым входом второго элемента 2 И-ИЛИ, выход которого соединен с вторым входом сдвига операционного блока, первый выход сдвига которого соединен с четвертым входом второго элемента 2 И-ИЛИ и вторьм входом третьего элемента 2 И-ИЛИ, выход которого соединен с первым входом сдвига Операцис)нного блока, четвертый выход сдвига которого соединен с третьим выходом ветвления устройства и информационньл входом второго триггера выдвигаемых разрядов мнохкителя, прямой выход которого соединен с синхровходом второго триггера анализа зцачацего бита, информационный Вход которого соединен с входом логической единицы устройства.а вцход - с первыми Входами третьего элемента 2 И-ИЛИ и четвертого элемента 2 И-ИЛИ, Выход которого соединен с третьил входом сдвига операционого блока, пятый выход сдвига которого соединен с четвертым выходом ветвления устройства и информационным входом перВаго триггера выдвигаемых разрядов мно)кителя, синхровход которого соединен с Выходом пятого элемента И-НЕ и вторым входом синхронизации операционного блока, первый выход переноса которого соединен с информационньм входом триггера переноса, выход которого соединен с перВым входол Первого элемента ЗИ-ИЛИ, второй вход которого соединен с третьим Выходом регистра микрокомацд, четвертый Выход которого соединен с третьим входом первого элемента ЗИ-ИЛЛ, вторыми входами первого и второго элементов 2 И-ИЛИ, с шестым входом четвертого элемента 2 ИИЛИ, с пятым входом третьего элемецта 2 ИИЛИ, с первыми входами второго и третьего элементов ЗИ-ИЛИ и входом третьего элемента НЕ, выход которого соединен с треть,ими входами первого, второго и третьего элементов 2 И-ИЛИ и третьими входами четвертого элемента 2 И-ИЛИ и второго и третьего элементов ЗИ-ИЛИ, второй выход переноса операционного блока соединен с четвертым входом первого элемента ЗИИЛИ, выход которого соединен с первым входом переноса операционного блока, второй вход переноса соединен с пятым выходом регистра микрокоманд и шестым входом первого элемента ЗИ-ИЛИ, пятый вход которого соединен с вторыми входами второго, третьего элементов ЗИ-ИЛИ и выходом четвертого элемента НЕ, вход которого соединен с шестым выходом регистра микрокоманд, четвертыми и пятыми входами второго и третьего элементов ЗИ-ИЛИ, выход триггера знака соединен с информационными входами первой группы первого буферного регистра, четвертым входом третьего элемента 2 И-ИЛИ, вторым входом четвертого элемента 2 И-ИЛИ и четвертым входом четвертого элемента 2 И-ИЛИ, пятый вход которого соединен с выходом первого триггера анализа значащего бита, первый и второй выходы микрооперации чтения регистра микрокоманд соединены соответственно с входами считывания первого и второго буферных регистров, информационные входы второй группы которых соединены с выходами младших разрядов операционного блока и информационными выходами младших разрядов устройства, седьмой выход регистра микрокоманд соединен с вторым входом третьего элемента И-НЕ, инверсный выход первого триггера выдвигаемых разрядов множителя соединен с шестым входом второго элемента ЗИИЛИ и шестым входом третьего элемента ЗИ-ИЛИ, седьмые входы второго и третьего элементов ЗИ-ИЛИ соединены с третьим выходом микрооперации синхронизации регистра микрокоманд, восьмой вход второго элемента ЗИ-ИЛИ соединен с восьмым входом третьего элемента ЗИ-ИЛИ и инверсным выходом второго триггера выдвигаемых разрядов множителя, вход сброса которого соединен с входом сброса второго триггера анализа значащего бита соединен с выходом второго элемента И-НЕ, выходы второго и третьего элементов ЗИ-ИЛИ соединены соответственно с вторым и первым входами управления микрооперациями операционного блока, первый и второй входы считывания которого соединены соответственно с выходами микроопераций чтения старшей части и младшей части слова регистра микрокоманд.55 5 10 15 20 25 30 35 40 45 50 На фиг. 1, 2 представлена функциональная схема устройства; на фиг. 3, 4 - пример выполнения операционного блока; на фиг.5, 6 - блок-схема алгоритма умножения,Устройство содержит операционный блок 1 (выполненный, например на БИС 1804,БС 1), регистр 2 микрокоманд, блок 3 синхронизации(выполненный, например на БИС 583, ВГ 1), регистр 4 адреса, счетчик 5 циклов, первый буферный регистр 6, второй буферный регистр 7, триггер 8 знака, триггер 9 выходного переноса, первый триггер 10 выдвигаемых разрядов множителя, первый триггер 11 значащего бита, второй триггер 12 выдвигаемых разрядов множителя, второй триггер 13 значащего бита, первый элемент 14 ЗИ-ИЛИ, второй элемент 15 ЗИИЛИ, третий элемент 16 ЗИ-ИЛИ, второй элемент 17 2 И-ИЛИ, четвертый элемент 18 2 И-ИЛИ, третий элемент 19 2 И-ИЛИ, первый элемент 20 2 И-ИЛИ, первый элемент 21 И-НЕ, третий элемент 22 И-НЕ, четвертый элемент 23 И-НЕ, пятый элемент 24 И-НЕ, второй элемент 25 И-НЕ, элемент 26 ИЛИ, первый элемент 27 НЕ, четвертый элемент 28 НЕ, третий элемент 29 НЕ, второй элемент 30 НЕ,Операционный блок содержит арифметические модули 46,1 - 46.4 с первого по четвертый и первый блок 44 ускоренного переноса, причем первые входы арифметических модулей 46,1 - 46.4 с первого по четвертый объединены и соединены с первым входом 40.4 считывания операционного блока 1, входы первой, второй и третьей групп арифметических модулей 46.1 - 46.4 с первого по четвертый соединены соответственно с информационным входом, входом адреса и входом 41 микроопераций операционного блока 1, вторые входы арифметических модулей 46.1 - 46.4 с первого по четвертый соединены с первым входом синхронизации операционного блока 1, информационные выходы арифметических модулей 46.1-46,4 с первого по четвертый соединены с первым информационным выходом 34,2 операционного блока 1, выход 35 переполнения которого соединен с выходом переполнения первого арифметического модуля 46.1, выход знака которого соединен с выходом знака операционного блока 1, первый и второй входы сдвига которого соединены соответственно с первым и вторым входами сдвига первого арифметического модуля 46.1, третьи входы первого, второго и третьего арифметических моделей 46,1-46,3 соединены соответственно с первым, вторым и третьим выходами первого блока 44 ускоренного переноса, входы с5 1 О 15 20 25 30 35 40 45 50 55 первого о шестой которого соеди(ецы соответствеццо с пер 31,(м и гпорым Выходами Второго 40,2, г)ер 131,м и В)01)ым Выходами третьего 46,3 и первым и )тор м Вь ходами четвег)того 46.1 ар 1131,;От 1 ч(зск 1 Х людулей, перяьи и второй Входы сданта 1-го арифметичег кого 1 ГОДуля 16,2-1(3,4 11 == 2, 3, 4) соодицен соотаетствснцо с Г 01)выл и Вторым Выходами (1-1)-ГО ар11т 11 ескОГО мо дуля 46.1-4 б.Л, седьмой г ход пс 1.ваго блока 44 ускоренного пероОса соед(13 В 1 с первым Входом ГВрецоса опера 310 нноО блока 1 и трвтЬИМ ВХОДОМ ЧетЬЕрТОГО а 33 нфв 1 ЕтисЕСКОГО мо 11 ул 51 4 6,4, Г 3 е Г) В Ы и и В Т 0 р 0 и В Ы Х Од СДВИГс 1 КОТ 01)ОГО СОЕДИЦЕ 1 с ГООТВЕТСТГ)ЕННО с пергы л и Вторым Выхода и сдвига сперационного блока 1, Выход 3 ( устпойстВВ соединец с первым ицформац 1 нцыл 1 Выходом операцио;нОго блока 1, Вход36 и 3711 "ск 1 СбрОс устрО 3 с) Зс( Г(ед(1 не 1 ы с Входами "Пуск" и Сброс" блока синхронизации 3, Входы 31 и 32 и крокоманд и адреса устройства соадицены сОГтветстВенно с инфоомациоццыми Входами регистра 2 микрокома 1 д и ре(Истра 4 эдоеса, информационный вход 33 устройства соединен с ицформацион(1 ым Вхс, 0 1 ОпсраЦИОННОГО б)30 кс) 1, 13 ХОГ(, а,)а КОТОРОГО соединен с Выходом рсгнс тра "; адреса, Выход знака ОГ 10 рациО 3 НОГ бл)ка 1 спедицен с ицфОрмаЦиоццы 11 ВКОДОм тр,1 ггера 8 знака, сицхровхОд котОрОГО сод:Нец с Выходом первого элемента 21 ";-1(Е, первый Вход которого соединен с первы, Вьхг)(;ам регистра 2 микрокомацд, Втопой В ход ко- ТО)ОГО СОЕДИНЕН Г ВХОД 11 МИКРООПСРс)ЦИЙ огерациоццого блока 1, пег(вый сицохровход счетчика 5 цикОВ сОсд(1 не 1 с Входз 1(и сбс)0- са первых триггерог( 10 1 11 3 ь(,г 3 гаемых разрядов мно)кителя 1 ан:лиза з;(ачаьцего бита и Выходол 1 Второго зле(",с)та 25 ИЕ, первый вод которого ссе,(; (цец с В 1,1 ходол 3 40,6 микроопсрзцин записи Вь хода микро- операций регистра 2 л 1(:к0:.Ол(".н;1, синхровход которого соеди; ец с первым ВыхоДОм блока 3 сицхр 01(1.33(1 1 3 тОрым ВхОДОм Вто)ОГО з)101101 тс 3 25 "11Е, 1 Р 5)л 10 Й Выход первого триггера 1 Выдглгасмых разрлдОВ м 310 кителя соединен с с( 1 хровхоДом первого триггсра 11 ацал .Ва з(35)чаего бита, информационный )ход 1 Второго СОЕДИ 13 ЕН С ВХОДОЛ 1 ЛОГИЧЕСКОЙ СДН 1.с УС- тройствд, операционный блок 1 содержит Тс)ККО арифЛ 10 тис(ЕСК 1 Е 1:одуп 1 43).5 - 16.8 С пятого по Восьмой и Второй Г 5,301; 45 ускоренного и(. реоса, причем первые г)ходы арифметических модулей 413.5-463.8 с 1)я)ого по Восьмой Обьедицень; и соед 13 е ы с Вторьм входом 40.5 считывания операционного блока 1, входы первой, второй и третьей групп арифметических модулей 46.5-46.8 с пятого по восьмой соединены соответственно с информационным входом 33, ьходом адреса и входолг 41 микроопераций операционного блока 1, вторые входы арифметических модулей 46.5-46.8 с пятого по Восьмой соединены с вторым входом синхронизации операционного блока 1, информационные выходы арифметических модулей 46.5 - 46,8 с пятого по восьмой соединены с вторым информационным выхоДом 34,1 операционного блока 1, третий и четвертый входы сдвига которого соединецы соответственно с первым и вторым входами сдвига пятого арифметического модуля 46.5, третьи входы пятого, шестого и седьмого арифметических модулей 46,5 - 46.7 соединены соответственно с первым, Вторым и третьим Выходами второго блока ускоренного переноса 45, входы с первого по шестой которого соединены соответстВенно с первым и вторым выходами шестого 46,6, первым и вторым выходами седьмого 16,7, первым и Вторым Выходами восьмого 463,8 арифметических модулей, первый и второй входы сдвига 1-го арифметического модуля 46.6-16.8 соединены соответственно с первым и вторым выходами сдвига (-1)- го арифметического модуля 46,5 - 46.7 0 = 6, 7, 8), седьмой вход второго блока 45 ускореНого переноса соединен с вторыл", вхоДом переноса операционного блока 1 и третьим входол 1 восьмого арифметического модуля 46.8, первый и второй выходы сдвига которого соединены соответственно с третьим и четвертым выходами сдвига операционного блока 1, первый и второй выходы переноса которого соединены соответственно с выходами пера 13 оса перВого и пятого арифметических модулей 46,1 - 46.5, второй Выход сдвига второго арифметического модуля 46,2 соединен с пятыл выходом сдвига операционного блока 1, первый и второй входы управления микрооперациями которого соединены соответственно с четвертым 1 входами ариф. метических модулей 46.1 - 46,4 с первого по четвертый и арифметических модулей 46.5 - 46,8 с пятого по восьмой, информационные входы 33.1 старших разрядов устройства соединены соответственно с информационным Входом счетчика 5 циклов, с выходами первой группы первого буферного регистра 6 и Выходами второго буферного регистра 7, информационные входы первой группы которого соединены соответственно с выходами второй 1 руппы первого буферно о регистра 6, синхровход которогосоединен с выходом третьего элемента 22 И-НЕ, первый вход которого соединен с вторым входом первого элемента 21 И-НЕ и выходом первого элемента 27 НЕ, вход которого соединен с синхровходом второю буферного регистра 7, вторым синхровходом счетчика циклов 5, первым входом синхронизации операционного блока 1, синхровходами триггера 9 переноса и второго триггера 12 выдвигаемых разрядов множителя и выходом четвертого элемента И-НЕ, первый вход которого соединен с первым выходом 40.1 микрооперации синхронизации регистра микрокоманд, второй выход 40.2 микрооперации синхронизации которого соединен с первым входом пятого элемента 24 И-НЕ, второй вход которого соединен с вторым входом четвертого элемента 23 И-НЕ и выходом элемента 26 ИЛИ, первый; второй и третий входы которого соединены соответственно с вторым, третьим и четвертым выходами блока 3 синхронизации, пятый выход которого соединен с входом второго элемента 30 НЕ, выход которого соединен с третьим входом второго элемента 25 И-НЕ, синхровход регистра 4 адреса соединен с первым синхровходом счетчика 5 циклов, выход которого соединен с вторым выходом 38 ветвления устройства, первый выход 35 ветвления которого соединен с выходом переполнения операционного блока, второй выход сдвига которого соединен с первым входом первого элемента 20 2 И-ИЛИ, выход которого соединен с четвертым входом сдвига операционного блока 1, третий выход сдвига которого соединен с четвертым входом первого элемента 20 2 И-ИЛИ и первым входом второго элемента 17 2 И-ИЛИ, выход которого соединен с вторым входом сдвига операционного блока, первый выход сдвига которого соединен с четвертым входом второго элемента 17 2 И-ИЛИ и вторым входом третьего элемента 19 2 И-ИЛИ, выход которого соединен с первым входом сдвига операционного блока 1, четвертый выход 42 сдвига которого соединен с третьим выходом ветвления устройства и информационным входом второго триггера 12 выдвигаемых разрядов множителя, прямой выход которого соединен с синхровходом второго триггера 13 анализа значащего бита, информационный вход которого соединен с входом логической единицы устройства, а выход - с первыми входами третьего элемента 19 2 И-ИЛИ и четвертого элемента 18 2 И-ИЛИ, выход которого соединен с третьим входом сдвига операционного блока 1, пятый выход сдвига которого соединен с четвертым выходом 43ветвления устройства и информационным входом первого триггера 10 выдвигаемых разрядов множителя, синхровход которого соединен с выходом пятого элемента 24 ИНЕ и вторым входом синхронизации операционного блока 1, первый выход переноса которого соединен с информационным входом триггера 9 переноса, выход которого соединен с первым входом первого элемен 10 та 14 ЗИ-ИЛИ, второй вход которого соединен с третьим выходом регистра микрокоманд, четвертый выход которого соединен с третьим входом первого элемента 14 ЗИ-ИЛИ, вторыми входами первого и второго элементов 20 и 17 2 И-ИЛИ, с шестым входом четвертого элемента 18 2 И-ИЛИ, с пятым входом третьего элемента 19 2 И-ИЛИ с первыми входами второго и третьего элементов 15 и 16 ЗИ-ИЛИ и входом третьего 15 20 элемента 29 НЕ, выход которого соединен с третьими входами первого, второго и третьего элементов 20, 17 и 19 2 И-ИЛИ и третьими входами четвертого элемента 18 2 И-ИЛ И. и второго и третьего элементов 15, 16 ЗИ 25 ИЛИ, второй выход переноса операционного блока 1 соединен с четвертым входом первого элемента 14 ЗИ-ИЛИ, выход которого соединен с первым входом переноса операционного блока 1, второй вход переноса соединен с пятым выходом регистра 2 мик 30 рокоманд и шестым входом первого элемента 14 ЗИ-ИЛИ, пятый вход которого соединен с вторыми входами второго, третьего элементов 15 и 16 ЗИ-ИЛИ и выходом четвертого элемента 28 НЕ, вход которого соединен с шестым выходом регистра 2 микрокоманд, четвертыми и пятыми входами второго и третьего элементов 15 и 16 ЗИИЛИ, выход триггера 8 знака соединен с 40 информационными входами первой группы первого буферного регистра 6, четвертым входом третьего элемента 19 2 И-ИЛИ, вторым входом четвертого элемента 18 2 ИИЛИ и четвертым входом четвертого анализа значащего бита, первый и второй выходы 39.1 и 39.2 микрооперации чтения регистра 2 микрокоманд соединены соответственно с входами считывания первого и второго буферных регистров 6 и 7, информационные входы второй группы которых соединены с. выходами младших разрядов операционного блока 1 и информационными выходами 34.1 младших разрядов устройства, седьмой выход регистра 2 микрокоманд соединен с вторым входом третьего элемента 22 И-НЕ, инверсный выход первого триггера 10 выдвигаемых раз 50 55 45 элемента 18 2 И-ИЛИ, пятый вход которого соединен с выходом первого триггера 111758644 5 10 2025 30 35 40 45 рядов множителя соадица; с шестым входом второго элемента 15 ЗИ-ИЛИ и шестым входом третьего эламента 16 3 И-ИЛ И, седьмые входы второго и третьего зламацтон 15 и 163 И-ИЛИ соединены страьим выходом 40.311 икрооперации сицхроц 1 здции регистра микрокомдцд, восьмой вход второго элемента 15 ЗИ-ИЛИ саадисн с восьмым входом третьего зламецгд 16 ЗИ-ИЛИ и инверсным выходом второго трипард 12 выднигдел(ых разрядон множителя, вход сброса котороо соединен с входом сброса второго триггера 13 ацдлизд з дчащего бита соедицец с выходом второго зналецтд 25 И-НЕ, выходы второго и третьего зламецтов 15 и6 ЗИ-ИЛИ соадицаци ссо 1 натстненно с вторнл 1 и парным нходд 1111 управ(еия микрооперациями опердцио .ного блока 1, первый и нтооой входи счигинация которого сосдицаци соотнатстнац о с н ходами микроопераций 40.4 и 101,5 чта 1 ц 1 я старшей части и младшей части слона регистра микрокомдцд,Устройство работдаг сладу(ощим образом(см, фиг, 1 д,1 б,2 д,20, За, 35,4), После сброса (нход 37) и пуска (вход ЗЯ формируется ца выходе блока 3 синхронизации тактоная сетка. 11 а ицфор 11 д(1 иэццыа входы 33 устройстцд поступает старшая и младшая части множи галя. Причем н сскци(146.1,46.2 запис(ивдется старшая часть (байт) множителя (н секции 46,3 и 46.4 - здцосгпся "0"), а н секции 46.7, 46,8 здписиндатс 5 млддшдя часть (бдй 1) множитсля (н са(;ц (и 16,5 и 46.6- заносится "0"), В слсдуюн,а 1 цикла н секции 46.1 - 46.4 и 46,5 - 46.0 загисынзОтся одинаковые зцд ация 16-рг(зр 5(диого л(цожимого, Затсл( произнодитс; сб(гула 11 е ре- ГИСТРД Цс 3 КОПЛСЦИ 51 ЧаСТИЧЫХ П 5 СЧЛЗНСДа 11 ИЙ, загрузка счет(ика 5 циклон и парный сдвиг частей ицожителя, ниднигда; иа разряды которого запоминаются н триТарах 10 и 12, Триггеры 11 и 12 при г(овале(ии парной значащей цифры н фдстях л(нок(га(я подклочдют нь(ход триггера 8 знака чараз элементы 18 ц 19 (д входи 051. Такил( образом знак начнат распрострдяться и 1.агистр частичных произведений пасла появления первого значащего битд,Б циклической Части ул(цо;кац 1 я роисходит накопление (дстлцых пра(изведений, вычитание 1 из счетчика 5 циклон и адлиз 0 счегчикд циклон (второй нь(ход 38 ветвления устройства) и здчсция зцдкд л(цок 1 лтеля (четвертый ныход 43 нетнлсция ус 1 ройстнд). 1 гоме того нОрьа триггари 1 О и 12 формируют Операцию сул(м(1; Овация с мцожи(иым содаржил(ОГО раг стО частичных произнедаций. Затем следует послед.ний цикл умцожани 51 н сск,иях 46,5-16.8,загрузка регистра б. После этого производится получение ллладшей части и старшей части произведения. Если знак множителя отрицательный, то производится вычитание из регистра частичных произведений множимого и анализ переполнения разрядной сетки (первый выход 35 ветвления устройства). В случае наличия переполнения результат - максимально положительное число. В результате умножения в регистре частичных произведений образуется старшая часть произведения, а в регистре сдвига (РО) младшая часть произведения. Формула изобретения Устройство для умножения чисел с фиксированной запятой, содержащее счетчик циклон, регистр микрокоманд, регистр адреса,.четыре элемента НЕ, пять элементов И-НЕ, элемент ИЛИ, блок синхронизации, первь(й и второй элементы 2 И-ИЛИ, первый триггер выдвигаемых разрядов множителя. первый триггер анализа значащего бита, триггер знака.и операционный блок, содержащий арифметическ(,е л(одули с первого по чатвертый и парный блок ускоренного переноса, причем первые входы арифл(етических модулей с первого по четвертый объединены и соединены с первым входом считывания операционного блока, входы первой, в 1 орой и третьей групп арифметических модулей с первого по четвертый соединены соответственно с и(формационныл( входом, входом адреса и входом микроопераций операционного блока, вторые входы арифметических модулей с первого по четвертый ссединены с первым входом синхронизации операционного блока, информационцые выходы арифметических модулей с первого по четвертый соединены с первым информационцым выходом операционного блока, выход переполнения которого соединен с выходом переполнения первого арифметического модуля, выход знака которого соеди ен с выходом знака операционного блока, первый и второй входы сдвига которого соединены соответственно с первым и вторым входами сдвига первого арифметического модуля, третьи входы первого, второго и третьего арифметических модулей соединены соответственно с первым, вторым и третьим выходами первого блока ускоренного переноса, входы с первого по шестой которого соединены соответственно с первым и вторым выходами второго, первым и вторым выходами третьего и первым и вторым выходами четвертого арифметических модулей, первый и второйвходы сдвига 1-го арифметического модуля ( = 2, 3, 4) соединен соответственно с первым и вторым выходами(1-1)-го арифметического модуля, седьмой вход первого блока ускоренного переноса соединен с первым входом переноса операционного блока и третьим входом четвертого арифметического модуля, первый и второй выходы сдвига которого соединены соответственно с первым и вторым выходами сдвига операционного блока, выход устройства соединен с первым.информационньюл выходом операционного блока, входы "Пуск" и "Сброс" устройства соединены с входами "Пуск" и "Сброс" блока синхронизации, входы микрокоманд и адреса устройства соединены соответственно с информационными входами регистра микрокоманд и регистра адреса, информационный вход устройства соединен с информационным входом операционного блока, вход адреса которого соединен с выходом регистра адреса, выход знака операционного блока соединен с информационным входом триггера знака, синхровход которого соединен с выходом первого элемента И-НЕ, первый вход которого соединен с первым выходом регистра микрокоманд, второй выход которого соединен с входом микроопераций операционного блока, первый синхровход счетчика циклов соединен с входами сброса первых триггеров выдвигаемых разрядов множителя и анализа значащего бита и вы. ходом второго элемента И-НЕ, первый вход которого соединен с выходом микрооперации записи выхода микроопераций регистра микрокоманд, синхровход которого соединен с первым выходом блока синхронизации и вторым входом второго элемента И-НЕ, прямой выход первого триггера выдвигаемых разрядов множителя соединен с синхровходом первого триггера анализа значащего бита, информационный вход которого соединен с входом логической единицы устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет обработки чисел с переменной длиной формата с максимальным коэффициентом загрузки оборудования, в него введены два буферных регистра, третий и четвертый элементы 2 И-ИЛИ, три элемента 3 И-ИЛИ, триггер переноса, второй триггер выдвигаемых разрядов множителя и второй триггер анализа значащего бита, а операционный блок дополнительно содержит арифметические модули с пятого по восьмой и второй блок ускоренного переноса, причем первые входы арифметических модулей с пятого по восьмой объединены и соединены с вторым входом5 10 15 20 25 30 блока ускоренного переноса соединен свторым входом переноса операционного блока и третьим входом восьмого арифмети 35 40 45 50 55 считывания операционного блока, входы первой, второй и третьей групп арифметических модулей с пятого по восьмой соединены соответственно с информационным входом, входом адреса и входом микро- операций операционного блока, вторые входы арифметических модулей с пятого по восьмой соединены с вторым входом синхронизации операционного блока, информационные выходы арифметических модулей с пятого по восьмой соединены с вторым информационным выходол операционного блока, третий и четвертый входы сдвига которого соединены соответственно с первым и вторым входами сдвига пятого арифметического модуля, третьи входы пятого, шестого и седьмого арифметических модулей соединены соответственно с первым, вторым и третьим выходами второго блока ускоренного переноса, входы с первого по шестой которого соединены соответственно с первым и вторым выходами шестого, первым и вторым выходами седьмого. первым и вторым выходами восьмого арифметических модулей, первый и второй входы сдвига )-го арифметического модуля соединены соответственно с первым и вторым выходами сдвига Ц)-го арифметического модуля Ц = б, 7, 8), седьмой вход второго ческого модуля, первый и второй выходы сдвига которого соединены соответственно с третьим и четвертым выходами сдвига операционного блока, первый и второй выходы переноса которого соединены соответственно с выходами переноса первого и пятого арифметических модулей, второй выход сдвига второго арифметического модуля соединен с пятым выходом сдвига операционного блока, первый и второй входы управления микрооперациями которого соединены соответственно с четвертыми входами арифметических модулей с первого по четвертый и арифметических модулей с пятого по восьмой, информационные входы старших разрядов устройства соединены соответственно с информационным входом счетчика циклов, с выходами первой группы первого буферного регистра и выходами второго буферного регистра, информационные входы первой группы которого соединены соответственно с выходами второй группы первого буферного регистра, синхровход которого соединен с выходом третьего элемента И-НЕ, первый вход которого соединен с вторым входом первого элемента И-НЕ и выходом первого элемента НЕ, вход которого соединен с синхровходом5 10 15 20 25 30 35 40 45 50 55 второго буферного регистра, вторым синхровходом счетчика циклов, первым входом синхронизации операционного блока, синхровходами триггера переноса и второго триггера, выдвигаемых разрядов множителя и выходом четвертого элемента И-НЕ, первый вход которого соединен с первым выходом микрооперации синхронизации регистра микрокоманд, второй выход микрооперации синхронизации которого соединен с первым входом пятого элемента И-НЕ, второй вход которого соединен с вторым входом четвертого элемента И-НЕ и выходом элемента ИЛИ, первый, второй и третий входы которого соединены соответственно с вторым, третьим и четвертым выходами блока синхронизации, пятый выход которого соединен с входом второго элемента НЕ, выход которого соединен с третьим входом второго элемента И-НЕ, синхровход регистра адреса соединен с первым синхровходом счетчика циклов, выход которого соединен с вторым выходом ветвления устройства, первый выход ветвления которого соединен с выходом переполнения операционного блока, второй выход сдвига которого соединен с первым входом первого элемента 2 И-ИЛИ, выход которого соединен с четвертым входом сдвига операционного блока. третий выход сдвига которого соединен с четвертым входом первого элемента 2 И-ИЛИ и первым входом второго элемента 2 И-ИЛИ, выход которого соединен с вторым входом сдвига операционного блока, первый выход сдвига которого соединен с четвертым входом второго элемента 2 И-ИЛИ и вторым входом третьего элемента 2 И-ИЛИ, выход которого соединен с первым входом сдвига операционного блока, четвертый выход сдвига которого соединен с третьим выходом ветвления устройства и информационным входом второго триггера выдвигаемых разрядов множителя, прямой выход которого соединен с синхровходом второго триггера анализа значащего бита, информационный вход которого соединен с входом логической единицы устройства, а выход - : первыми входами третьего элемента 2 И-ИЛИ и четвертого элемента 2 И-ИЛИ, выход которого соединен с третьим входом сдвига операционного блока, пятый выход сдвига которого соединен с четвертым выходом ветвления устройства и информационным входом первого триггера выдвигаемых разрядов множителя, синхровход которого соединен с выходом пятого элемента И-НЕ и вторым входом синхронизации операционного блока, первый выход переноса которого соединен с информационным входом триггера переноса, выход которого соединен с первым входом первого элемента ЗИ-ИЛИ. второй вход которого соединен с третьим выходом регистра микрокоманд, четвертый выход которого соединен с третьим входом первого элемента ЗИ ИЛИ. вторыми входами первого и второго элементов 2 И-ИЛИ, с шестым входом четвертого элемента 2 ИИЛИ, с пятым входом третьего элемента 2 ИИЛИ, с первыми входами второго и третьего элементов ЗИ-ИЛИ и входом третьего элемента НЕ. выход которого соединен с третьими входами первого, второго и третьего элементов 2 И-ИЛИ и третьими входами четвертого элемента 2 И-ИЛИ и второго и третьего элементов ЗИ-ИЛИ, второй выход переноса операционного блока соединен с четвертым входом первого элемента ЗИИЛИ, выход которого соединен с первым входом переноса операционного блока, второй вход переноса соединен с пятым выходом регистра микрокоманд и шестым входом первого элемента ЗИ-ИЛИ, пятый вход которого соединен с вторыми входами второго, третьего элементов ЗИ-ИЛИ и выходом четвертого элемента Н Е, вход которого соединен с шестым выходом регистра микрокоманд, четвертыми и пятыми выходами второго и третьего элементов ЗИ-ИЛИ, выход триггера знака соединен с информационными входами первой группы первого буферного регистра, четвертым входом третьего элемента 2 И-ИЛИ, вторым входом четвертого элемента 2 И-ИЛИ и четвертым входом четвертого элемента 2 И-ИЛИ, пятый вход которого соединен с выходом первого триггера анализа значащего бита, первый и второй выходы микрооперации чтения регистра микрокомаид соединены соответственно с входами считывания первого и второго буферных регистров, информационные входы второй группы которых соединены с выходами младших разрядов операционного блока, информационными выходами младших разрядов устройства, седьмой выход регистра микрокоманд соединен с вторым входом третьего элемента И-НЕ, инверсный выход первого триггера, выдвигаемых разрядов множителя соединен с шестым входом второго элемента ЗИ-ИЛИ и шестым входом третьего элемента ЗИ-ИЛИ, седьмые входы второго и третьего элементов ЗИ-ИЛИ соединены с третьим выходом микрооперации синхронизации регистра микрокоманд, восьмой вход второго элемента ЗИ-ИЛИ соедипен с восьмым входом третьего элемента ЗИ-ИЛИ и инверсным выходом второго триггера выдвигаемых разрядов множителя, вход сброса которого соединен с входом