Анализатор числа — SU 348992 (original) (raw)
ОПИСАНИЕ ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ348992 Союз Советских Социалистических РеспубликЗависимое от авт. свидетельства235394Заявлено 29,Ч.1970 ( 1446086/18-24)с присоединением заявки-ПриоритетОпубликовано 23.ЧН 1,1972. Бюллетень25Дата опубликования описания 31 Ч 111.1972 М. Кл. 6 061 7/38 Хомитет по делам изобретений и открытий при Совете тлмиистров СССРАвторы изобретения Н. Н, Трофимов и Ю, И. Бабенков Заявитель АНАЛИЗАТОР ЧИСЛА Предложенное устройство относится к области цифровой вычислительной техники и может быть использовано в арифметических устройствах.Известен анализатор чисел по основному авт. св,235394.Недостатком известного анализатора является относительно низкое быстродействие.Предлагаемый анализатор отличается тем, что в нем единичный выход первого элеменга памяти подключен к первому входу элемента И, второй вход которого подключен через элементы ИЛИ к первой, второй и третьей выходным шинам дешифратора. Выход элемента И подключен к счетному входу третьего триггера сдвигового регистра, единичный выход которого подключен к счетному входу четвертого триггера сдвигового регистра.Это позволяет повысить быстродействие анализатора и упростить его.Блок-схема предлагаемого устройства приведена на чертеже.Устройство содержит первый (1), второй (2), третий (3), четвертый (4) и пятый (5) триггеры регистра ао сдвигом на два разряда, триггеры б регистра со сдвигом на два разряда, дешифратор 7 с пятью выходами, первый 8 и второй 9 элементы памяти с двумя устойчивыми состояниями, узел связи 10, блок окончания такта 11 логические элементы ИЛИ 12 - 14, логический элемент И 15, логические элехтенты И 1 б - 20 дешифратора и выходные шины 21 - 25 дешифратора,5 Триггер регистра со сдвигом на два разрядавправо и элементы памяти 8 и 9 находятся в нулевом состоянии, Входные шины дешнфрзтора 7 подключены к выходным шинам элемента памяти 9 и к выходным шинам тригге ров 1 и 2 двух младших разрядов регистра сосдвигом. Первая 21 и вторая 22 выходные шины дешифратора через элемент ИЛИ12 подключены к единичному входу элемента памяти 8, пятая 25 и четвертая 24 выходные 15 шины дешифратора через элемент ИЛИ13 - к нулевому входу элемента памяти 3.Выход элемента памяти 8 подключен к первому входу элемента И 15. Второй вход кого- рого через элементы ИЛИ 12, 14 подключен 20 к первой 21, второй 22 и третьей 23 выходнымшинам дешифратора, Выход элемента И 15 подключен к счетному входу триггера 3 третьего разряда регистра со сдвигом, выход которого подключен к счетному входу четвертого 25 триггера 4 разряда регистра со сдвигом,Преобразование производичся последовательно, начиная с младших разрядов. Число поступает на регистр со сдвигом, причем тре.тий разряд числа записывается также и в эле мент памяти 9, В первом и последующих так348992 15 Р 22 25 24 Л ЦНИИПИ Заказ 2644,8 Изд. Ма 1161 Тираж 406 Подписное Типография, пр, Сапунова, 2 тах выполняется анализ двух младших разрядов регистра и элемента памяти 9.Сигнал на шине 21 соответствует цифре 2 модифицированного кода и появляется, если триггер 2 и элемент памяти 9 находятся в единичном состоянии, а триггер 1 - в нулевом.Сигнал на шине 22 соответствует цифре 1 модифицированного кода и появляется, если триггеры 1 и 2 находятся в единичном состоянии.Сигнал на шине 25 соответствует цифре +1 модифицированного кода и появляется, если триггер 1 находится в единичном состоянии, а триггер 2 - в нулевом.Сигнал на шине 24 соответствует цифре +2 модифицированного кода и появляетсч, если триггер 2 находится в единичном состоянии, а триггер 1 и элемент памяти 9 - в нулевом.Сигнал на шине 23 соответствует нулю модифицированного кода и появляется, если два младших разряда регистра находятся в нулевом состоянии.Если возбуждается шина 21 или шина 22, то элемент памяти 8 переводится в единичное со. стояние. При этом через элемент И 15 сигнал поступает на счетный вход триггера 3 регистра, что приводит к преобразованию очередной пары разрядов.Если сигнал появляется на шине 25 или 24,то элемент памяти 3 переводится в нулевое со 5 стояние, запрещая тем самым добавление единицы в третий разряд 3 регистра.При поступлении сигнала окончания очередного такта происходит сдвиг числа в регистрена два разряда вправо,10 Кроме того, с появлением сигнала сдвигасодержимое триггера 5 регистра переписывается,в элемент памяти 9. Предмет изобретения Анализатор числа по авт, св, Мв 235394, огличающайся тем, что, с целью повышения быстродействия устройства, единичный выход первого элемента памяти подключен к перво му входу элемента И, второй вход которогоподключен через элементы ИЛИ к первой, второй и третьей выходным шинам дешифратора, а выход элемента И подключен к счетному входу третьего триггера сдвигового реги стра, единичный выход сдвигового регистраподключен к счетному входу четвертого триггера сдвигового регистра.