Цифровой частотомер — SU 1068834 (original) (raw)

СОЮЭ СОВЕТСНИХСОЦИАЛИСТИЧЕО(РЕСПУБЛИН 11 С 01 Н 23/ ГОСУДАРСТВЕННЫЙ ПО ДЕЛАМ ИЭОБРЕ ОМИТЕТ СССР ИЙ И ОТКРЫТ НИЯ ПИСАН ОБР АВТОР Р 3 В.М.Тафельна Ленина полит им.Ленинскогопроизводственноеектронной меди 8) Электр с цифро ика", 19онные извым ат 64,с 2. Описани 5 АМГ а", 1979 ( е частотомец фирмы "Непрототип). в моделие 11 Рас 530 айаг У СВИДЕТЕПЬСТ(71) Львовский ордетехнический институкомсомола и Научнообъединение радиоэлцинской аппаратуры(54,)(57) 1. ЦИФРОВОЙ ЧАСТОТОМЕР, содержащий первый делитель частоты,генератор образцовой частоты, первый входной формирователь, два многоразрядных счетчика, процессор управления и индикации, первыйи второй входы которого соединены соответственно с выходами первого и второго многоразрядных счетчиков, апервый выход процессора управленияи индикации подключен к вхоцам обнуления первого и второго многоразрядных счетчиков, о т л и ч а ю -щ и й с я тем, что, с целью расширения функциональных воэможностей,в него введены второй входной формирователь, второй, третий и четвертый делители частоты, пять расщепителей фаз последовательностей, коммутатор, две группы Ь -триггеров,элемент задержки, две группы элементов ИЛИ-НЕ, две группы двухразоядных двоичных счетиков, два формирователя сигналов переноса, два комбинационных дешифратора, причем первые входы первого и второго входныхформирователей подключены соответственно к первой и второй входным шинам устройства, вторые входы первого и второго входных формирователей соединены соответственно с вторым и третьим выходами процессора управления и индикации, прямой и инверсный выходы первого входного формирователя-соединены соответственно с входами первого и второго делителей частоты, прямой и инверсный выходы второго входного формирователя подключены соответственно к входам третьего и четвертого делителей частоты, выходы старших разрядов первого, второго, третьего и четвертого делителей частоты соединены соответственно с первым, вторым, эС 2 третьим и четвертым входами коммутатора, инверсные выходы младших разрядов первого, второго, третьего и четвертого делителей частоты подключены соответственно через первый,второй, третий и четвертый расщепители фаэ последовательностей соответственно к пятому, шестому, седьмому и восьмому входам коммутатора,управлякщий вход которого соединенс четвертым выходом процессора управления и индикации, первая группапрямых и инверсных выходов коммутатора соединена с входами синхронизации соответственно первой и второйполовины первой группы 2 -триггеров,вторая группа прямых выходов коммутатора соединена с входами синхронизации первых половин второй группыР-триггеров и первыми входами первойгруппы элементов ИЛИ-НЕ, вторая группа инверсных выходов коммутаторасоединена с входами синхронизациивторых половин второй группы Ь-триггеров и первыми входами первой группы элементов ИЛИ-НЕ, Ь.-входы первой группы Э-триггеров подключены кшине логической единицы, входы обнуления первой группы Ъ -триггеров(" Старт" и "Стоп" ) группы фаз последовательностей, а также пакеты группимпульсов Йим и Мцьр, поступакщихна измерительный и образцовый счетчиковые тракты, для удобства рассмотрения показаны собранными (не- расщепленными) . Специфика образования интервалов счета на базе расщеп ления Фаэ входных последовательнос-тей, а также счета сигналов расщепленных Фаэ в счетчиковых трактах рассмотрена выше.Временные диаграмм реЖимов "Частота" и "Период" идентичны, эти режимы различаются только. в алгоритмах образования результата. Сигналы группы "Стоп 1 повторяют сигналыгруппы Старт" и образуются из сигналов, подаваемых на один из входов устройства д.8 или х ) . Интервал счета ИС содержит целое число периодов входной последовательности. Единичный сигнал "РК" появляет ся черезЬ с после единичного сигнала "РН", при этом минимальная длительность интервала счета ИС мин определяется соотношениями;Тзм (- ИСмн. Величинаопределя 2ется допустимой погрешностью кван.оатовання Одм и значением 1 оэр.2Озртак, для %ар = 351000 мц и 6 в . 10 ф, получим 1 Ъ 0,2 с. После интервала счета следует интервал вычисления результата и индикации Тдн , который продолжается до сигнала "Сброс" следующего цикла измерения.В режиме "Интервал" измеряются интервалы между сигналами, подаваемыми на разные сигнальные входы устройства. Сигнал "РК" повторяет сигнал "ИР, поэтому сразу после на чала интервала счета ИС разрешено Формирование его конца, т.е. отсутствует ограничение на минимальную длительность ИС. В конце цикла М всегда равно единице. 50 рого операндов арифметического устройства 50, в котором операции вычисления результатов измерения производятся с помошью сигналов управления, поступающих с первого выхода управляющего автомата 49. Выходы признаков результата арифметического устройства 50 подключены к первым входам условий управляющего автомата 49, С выходов результата В режиме "Длительность импульса" сигналы групп "Старт" и "Стоп" обра-зуются соответственно из неинвертированныхи инвертированных сигналов, 55подаваемых на один из входов а. или в 4 Сигнал "РК" повторяет сигнал РН", следовательно отсутствует ограничение на минимальную длительность входных сигналов. В конце цик О ла Йщм всегда равно единице.В режиме "Непосредственный счет" сигнал групп "Старт" и "Стоп" образуются соответственно из неинвертированных и инвертированных сигналов,подаваемых на один из входовили Ъх . Сигнал "РК" постоянно нулевой, т.е. конец ИС не формируется,и ИС является "бесконечным" до следующего сигнала "Сброс", задаваемого в этом режиме оператором с пульта задания режимом процессора 29 .Передним Фронтом первого входногоимпульса в группе "Старт" формируется начало ИС, после чего измерительным трактом подсчитываются задниеФронты инвертированных входных импульсов (включая первыйв группе"Стоп" . Текущее содержимое измерительного тракта ХМ периодическисчитывается процессором 29 для индикации на табло. Для достаточно оперативной визуализации темп считывания должен быть не ниже времени реакции оператора ( 20 мс.Режимы измерения "Отношение частот", "Сумма частот", "Произведениечастот", "Разность частот" и т.д,реализуются в два цикла: в первомцикле измеряется одна кз частот,.вовтором цикле - другая, затем в процессоре 29 вычисляется нужная функциядвух частот,Путем изменения инверсий на входе из основных. режимон, приведенныхв табл. 4, может быть образованомножество модиФицированных режимовнапример: Частота 3. ,Период Ь"Длительность импульса", "Нейосредственный счет р " и т,д.Процессор 29, представленный нафнг, 5, функционирует следующим образом, С пульта 48 задания режимовпризнаки выбранного режима поступают на вторые входы условий управляющего автомата 49,а также с второгои третьего выходов процессора 29на вторые входы первого и второговходных Формирователей 3 и 4. Стретьего и четвертого, пятого и шестого выходов управляющего автомата48 на соответствующие им первый,четвертыи, пятый и шестой выходыпроцессора 29 поступают сигналы управления коммутатором 13, "Сброс","РН" и "РК", Через первый и второйинФормационные входы 46 и 47 процессора 29 выходные форматы измерительного и образцового счетчиковых трактов подаются на входы первого и вто18 17 10 б 8834 Таблица 1 Комбинация Мнемокодкомбинации на группу выходов Стоп на группу выхоцов Старт ПГФ 7 ПГФ 4. ПГФ оС ПГФ о ПГФ а. ПГФ Ы ПГФ о ПГФ о 6 пгфр пгф ь ПГФУ. ПГФПГФПГФ о б ПГФ 5 ПГФ о ПГФ о- ПГФ 06 ПГФ с. ПГФь ПГФ10 пгфу пгфр 12 ПГФР ПГФ ПГФР пгФ 5 ПГФР 14 г П 1 Ф ПГФ Ъ пгфу 16 арифметического устройства 50 формат индикации под управлением сигналов с первого выхода управляющего авто-, мата 49 поступает на информационные входы блока 51 индикации.В частотомере структура обеспечивает возможность коммутации, стробообразования и счета групп расщепленных сигналов - фаз, причем каждая группа несет полную информацию об исходнрй расщепляемой-.последовательности, Благодаря многофазному групповому представлению входной и управляющей информации элементы групп коммутаторы, вентили, Э-триггеры счетчики) работают.на частоптах, сниженных в 2 раз (по числу фаз расщеплениями, что. позволяет реализовать все традиционные режимы измеоения при сохранении предельного быстродействия, равного быстродействию бессервисного двоичногоделителя, Разность задержек распространения входных сигналов в группах Старт" н "Стоп" компенсируетсяэлементов 18 задержки. В частотомере описанная структурапозволила на базе цифровых интег ральных микросхем. широкого применения реализовать универсальный частотомер с широким набором функций,по параметрам превосходящей все современные зарубежные образцы-аналоги 5 и имеющий наряду с высоким быстродействием и технологичностью срав. нительно низкую стоимость и потребление. На выходы коммутатора 13 передаются:22 21 1068834 Вариант коммутации ЧастотыПГФ о,Через 1- с ПГФМ ПГФ о Через 1. с ПГФ ф Период.й. м - файф Частота р ПГФ /э . Через, с пгф р Период ф Мом Йю 3 пЧерезс Пгфр ПГФ Ь ПГФ о. пгф р ПГФ О Пгф р м Мяв ПГФ Й ПГФ о. ПГФВ Непосредственныи счет Й ПГФ ф мщу ПГФ ф Непосредственный счетр Пгф М пгфр Режим измерения Интервалот 4 до,5 Интервалот одоДлительностьимпульса о Длительностьимпульса р На группувыходов"Стоп" Момент появлениясигнала "РК" относительно сигнала фРНф Одновременно Одновременно Одновременно Одновременно"РК" не появляется Таблица 4 Алгоритмы образо. вания результата КФИР Наем Фоатподключены к взводам обнуления второй группы В-триггеров и к пятому выходу процессора управления и индикации, вход разрешения синхронизации первой группы В триггеров соединей с входами обнуления первой и второй групп двухразрядных двоичных счетчиков и с первым выходом процессора управления и индикации выходы первой группы Э -триггеров, объелийенные монтажным ИЛИ, подключены к 0-входам вто- рой .группы 0-триггеров и к входу элемента задержки, выход которого подключен к входам разрешения синхронизации первой и второй групп двух- разрядных двоичных счетчиков, выход генератора образцовой частоты соединен с входом пятого расщепителя фаз, прямые и инверсные выходы которого подключены к первым входам соответственно первой и второй половины второй группы элементов ИЛИ-НЕ, входы разрешения синхронизации второй группы 2-триггеров соединены с шестым выходом процессора управления и индикации, .выходы второй группы Э-триггеров, объединерныд монтажным ИЛИ, подключены к вторым входам первой и второй групп элементов ИЛИ-НЕ, выходы которых соединены со счетными входами соответственно первой и второй групп двухразрядных двоичных счетчиков, выходы которых подключены к информационным входам соответственно первого и второго комбинационных дешифраторов, а также к входам соответственно первого и второго формирователей сигналов переноса, выход первого формирователя переноса соединен с входом коррекции первого комбинационного дешифратора и со счетным входом первого многоразрядного счетчика, выход второго формирователя переноса соединен с нходом коррекции второго комбинационного дешифратора и со счетным входом второго многоразрядного счетчика, выходы первого и второго комбинационных дешифраторон подключены соответ-, ственно к третьему и четвертому входам процессора управления и индикации. 2. Частотомер по и. 1, о т л и ч а ю щ и й с я тем, что в нем при о-разрядных делителях частоты первый, второй, третий и четвертый расцепители фаз-.последовательностей содержат по 2 -й - 1 счетныхотриггеров б - 1-ступенчатой структуры, при этом количество триггеров -й ступени равно 2 - 1, входы триггеров-й ступени подключены к прямым и инверсным выходам триггеров- 1-й ступени и к входу расщепителя фаз последовательностей, соединенному с инверсным выходом Ю-го разряда делителя частоты, а выходы расщепителя фаз последовательностей соединены с выходами триггеров последней и - 1-й ступени.3. Частотомер по и. 1, о т л и ч а ю щ и й с я тем, что пятый расщепитель фаз последовательностей содержит 2" - 1 последовательно соединенные элементы задержки, при этом вход первого элемента задержки подключен к входу расщепителя фаз последовательностей, выход предыдущего элемента задержки соединен свходом последующего элемента задержкй, вход пятого расщепителя фаз последовательностей и выход каждого элемента задержки подключен к входу соотнетствующего им одного из 2" буфера, прямые и инверсные выходы которого соединены с выходами расщепителя фаз последовательностей,4. Частотомер по и, 1, о т л и ч а ю щ и й с я тем, что первый и второй комбинационные дешифраторы содержат комбинационный сумматор,элемент ИЛИ, логический корректирующий элемент, первый вход которогосоединен с входом коррекции комбинационного дешифратора, информационные входы которого подключены к входам комбинационного сумматора и квторым входам логического корректирующего элемента, выходы которого соединены с первыми входами элемента ИЛИ, вторые входы которого соединены с выходами старших разрядов комбинационного сумматора, выходы элемента ИЛИ и выходы младших разрядов комбинационного сумматора соединены свыходами соответственно старших имладших разрядов комбинационногодешифратора.5, Частотомер по п. 1, о т л и -ч а ю щ и й с я тем, что процессоруправления и индикации содержитпульт задания режимов, управляющийавтомат, блок индикации и арифметическое устройство, первый и второйвходы, операндов которого подключенысоответственно к первому и второмувходам процессора управления и индикации, управляющий вход арифметического устройства соединен с первым выходом управляющего автомата, выходы признаков результата арифметического устройства подключены к первым входам условий управляющего автомата, выходы результата арифметического устройства соединены с информационными входами блока индикации, управляющий вход которого соединен с вторым выходом управляющегоавтомата, третий, четвертый, пятыйи шестой выходы которого подключены срответстненно к перному, четвертому, пятому и шестому выходам процессора управления и индикации, вторыеСтарт тою иэ иг Слюнит Фиг. 18 СоСтавитель Н.Каплинедактор Р.Цицика Техред А,Бабинец Корректор А.ф д, 4/ реектная,лиал ППП "Патент", г. Ужгород,аказ 11457/40 ВНИИП по 1130 35, ираж 7 И рствонног зобретени Ж, Ра Госуелам оскв Подписикомитета СССРи открытийская наб.,1068834 входы условий управляющего автоматаподключены к первым выходам пультазадания режимов, второй и третий Изобретение относится к информационно-измерительной технике и можетбыть использовано для автоматического измерения частоты, периода, интервалов идлитеЛьностей сигналов произвольной формы.Известен цифровой частотомер,содержащий декадные счетчики, генератор образцовой частоты, коммутатор,блок управления, формирователи 11.Однако этот цифровой частотомеротличается низким быстродействием,обусловленным применением декадныхсчетчиков с обратными связями, атакже проблемами коммутации сигналови стробообразования.Наиболее близким к изобретениюявляется цифровой частотомер, содержащий первый делитель частоты, генератор образцовой частоты, первыйвходной формирователь, два многоразрядных счетчикй процессор управления и индикации, первый и второй входы которого соединены соответственнос выходами первого и второго многоразрядных счетчиков, а первый выходпроцессора управления и индикацииподключен к входам обнуления первогОи второго многоразрядных счетчиков 23.В известном частотомере достигнуто максимальное быстродействие, однако при этом существенно суженыфуйкциональные воэможности - производится только измерение частоты ипериода входного сигнала и невозможна реализация таких традиционных режимов, как измерение интервалов, длительностей импульсов, отношения частот двух сигналов, непосредственныйсчет входных импульсов и т.д.Цель изобретения - расширение функциональных воэможностей,Поставленная цель достигается ".ем, что в цифровой частотомер, содержащий первый делитель частоты, генератор образцовой частоты, пер.вый входной формирователь, два многоразрядных счетчика, процессор управления и индикации, первый и второй входы которого соединены соответственно с выходами первого и второго многоразрядных счетчков, а первый выход процессора управления и индикации подключен к входам об" нуления первого и второго многоразрядных счетчиков, введены второй выходы которого соединены соответственно с вторым и третьим входамипроцессора управления и индикации,входной формирователь, второй, третий и четвертый делители частоты,пять расщепителей фаз последовательностей, коммутатор, две группы5 О-триггеров, элемент задержки, двегруппы элементов ИЛИ-НЕ, две группыдвухразрядных двоичных счетчиков,два формирователя сигналов переноса,два комбинационных дешифратора,10 причем первые входы первого и второговходных формирователей подключенысоответственно к первой и,второйвходным шинам устройства, вторыевходы первого и второго входных фор 15 мирователей соединены соответственно с вторым и третьим выходами процессора управления и индикации,прямой и инверсныйвыходы первого входного формирователя соединены соответственно с входами первого и второго20 делителей частоты, прямой и инверсный выходы второго входного формирователя подключены соответственно квходам третьего и четвертого делителей частоты, выходы старших разрядов25 первого, второго, третьего и четвертого делителей частоты соединены соответственно с первым, вторым, третьим и четвертым входами коммутатора,инверсные выходы младших разрядов 30 первого, второго, третьего и четвертого делителей частоты подключенысоответственно через первый, второй,третий и четвертый расщепители фазпоследовательностей соответственно 35к пятому, шестому, седьмому и восьмому входам коммутатора, управляющий вход которого соединен с четвертым выходом процессора управления и 40 индикации, первая группа прямых иинверсных выходов коммутатора соединена с входами синхронизации соответственно первой и второй половины1первой группы О -триггеров, вторая 45 группа прямых выходов коммутаторасоединена с входами синхронизациипервых половин второй грыппы Э-триггеров и первыми входами первой группы элементов ИЛИ-НЕ, вторая группа 50 инверсных-выходов коьвутатора соеди,нена с входами синхронизации вторыхполовин второй группы Э-триггерови первыми входами первой группы элементов ИЛИ-НЕ, 2 -входы первой груп пы Ъ-триггеров подключены к шине ло 1068834гической единицы, входы обнуления первой группы Р-триггеров подключены к входам обнуления второй группы Р-триггеров и к пятому выходу процес сора управления и индикации, вход разрешения синхронизации первой груп ,пы Э.-триггеров соединен с входами обнуления первой и второй групп двух- разрядных двоичных счетчиков и с первым выходом процессора управления и индикации, выходы первой группы 10 В-триггеров, объединенные монтажным ИЛИ, подключены к 2 -входам второй группы Ъ -триггеров и к входу элемента задержки, выход которого подключен к входам разрешения синхрониза ции первой и второй групп двухразрядных двоичных счетчиков, выход генератора образцовой частоты соединен с входом пятого расщепителя Фаэ, прямые и инверсные выходы которого подключены к,первым входам соответственно первой и второй половины второй группы элементов ИЛИ-НЕ, входы разрешения синхронизации второй группы 2 - триггеров соединены с шестым выходом процессора управления и индикации, выходы второй группы Ъ-триггеров, объединенные монтажным ИЛИ, подключены к вторым входам первой и второй групп элементов ИЛИ-НЕ выход кото 30 рых соединены со счетными входами соответственно первой и второй групп двухразрядных.двоичных счетчиков, выходы которых подключены к информационным входам соответственно первого и второго комбинационных дешифраторов, а также к входам соответственно первого и второго формирователей сигналов переноса, выход первого Формирователя переноса соединен с входом коррекции первого комбина ционного дешифратора и со счетным входом первого многоразрядного счетчика, выход второго формирователя переноса соединен с входом коррекции второго комбинационного дешифра тора и со счетным входом второго многоразрядного счетчика, выходы первого и второго комбинационных дешифраторов подключены соответственно к третьему и четвертому входам процес сора управления и индикации.Причем при о -разрядных делителях частоты первый, второй,третий и чет вертый расщепители фаз последовательностей содержат по 2 -и - 1 счетных триггеров О - 1-ступенчатой структуры, при этом количество триггеров-й ступени равно 2 -1, входы триг-, геров-й ступени подключены к пряьым и инверсным выходам триггеров 60-1-й ступени и к входу расщепителя Фаз последовательностей, связанному с инверсным выходом-го разряда делителя частоты, а выходы расщепителя фаз последовательностей.соеди нены с выходами триггеров последней11 - 1-й ступениПятый расщепитель фаз последовательностей содержит 2- 1 последовательно соединенные элементы задержки, при этом вход первого элемента задержки подключен к входурасщепителя фаз последовательностей,выход предыдущего элемента задержкисоединен с входом последующего элемента задержки, вход пятого расщепителя фаз последовательностей и выход каждого элемента задержки подключен к входу соответствующего имодного из 22 пбуфера, прямые иинверсные выходы которого соединеныс выходами расщепителя фаз последовательностей .Причем первый и второй комбинационные дешифраторы содержат комбинационный сумматор, элемент ИЛИ илогический корректирующий элемент,первый вход которого соединен свходом коррекции комбинационногодешифратора, информационные входыкоторого подключены к входам комбинационного сумматора и к вторымвходам логического корректирующегоэлемента, выходы которого соединеныс первыми входами элемента ИЛИ,вторые входы которого соединены с выходами старших разрядов комбинационного сумматора, выходы элементаИЛИ и выходы младших разрядов комбинационного сумматора соединены с выходами соответственно старших имладших разрядов комбинационногодешифратора,При этом процессор управления и индикации содержит пульт задания режимов, управляющий автомат, блок индикации и арифметическое устройство, первый и второй входы операндов которого подключены соответственно к первому и второму входам. процессора управления и индикации, управляющий вход арифметического устройства соединен с первым выходом управляющего автомата, выходы признаков результата арифметического устройства подключены к первым входам условий управляющего автомата, выходы результата арифметического устройства соединены с информацион ными входами блока индикации, управляющий вход которого соединен с вторым выходом управляющего автомата, третий, четвертый, пятый и шестой выходы которого подключены соответственно к первому, четвертому, пятому и шестому выходам процессора управления и индикации, вторые входы условий управляющего автомата подключены кпервым выходам пульта задания режимов, второй и третий выходы которого соединены соответственно с вторым и третьим входами процессора управления н индикации,На фиг. 1 приведена блок-схема цифрового частотомера; на фиг. 2 функциональные схемы вариантов реализации первого, второго, третьего и четвертого расщепителей Фаз последовательностей для случаев п 2 фиг. 2 а)и г 1= 3 фиг. 2 Ь); на фиг.ЗФункциональные схемы вариантов реализации пятого расщепителя Фаз пос ледовательностей для случаев и = = 2 (фиг. За) и 0= 3 фиг. ЗИ; на Фиг. 4 - функциональная схема комбинационногодешифратора; на фиг. 5 - функциональная схема нро . цессора управления и индикации; наФиг. б - процесс расщепления-преобразования одной из исходных последовательностей а- или К, или 3 или ьна Фиг. 7 - процесс расщеп ления Фаз последовательностей дляпятого расщепителя; на фиг, 8 - реализация функции коррекции 2 цор на Фиг. 9 - временная диаграмма циклов измерения в режимах "Частота" - 25"Периодику на фиг. 10 - временная диаграмма циклов измерения в режиме фИнтервалф; на фиг. 11 - временная диаграмма циклов измерения в режимахфДлительность импульса, на фиг. 12- 30 временная диаграмма циклов измерения в режимах "Непосредственный счет",. Цифровой частотомер содержит первую и вторую входные шины 1 и 2, соединенные с первыми входами соот ветственно первого и второго входных форюерователей 3 и 4, прямой и инверсный выходы первого входного Формирователя 3 соединены с входами соответственно первого и второго делителей 5.и б частоты, прямой и ин.версный выходы второго входного формирователя 4 соединейы с входами соответственно третьего и четвертого делителей 7 и .8 частоты, инверсные выходымладших разрядов первого,вто рого, третьего и четвертого делителей 5 - 8 частоты подключены соответственно через первый, второй, третий и четвертый расщепители 9 - 12 Фаз последовательностей соответственно к 50 пятому, шестому, седьмому и восьмому входам коммутатора 13, первый, вто рой, третий и четвертый входы кото.рого соединены с выходами старших разрядов первого, второго, третьего 55 и четвертого делителей 5 - 8 частоты, генератор 14 образцовой частоты соединен с входом пятого расщепителя 15 фаз последовательностей, первая группа прямых.и инверсных выходов комму татара 13 соединена с входами синхронизации первой группы 16 Э-тригге. ров, вторая группа прямых и инверсных выходов коммутатора 13 соединена с входами синхронизацйи первой группы 16 й -триггеров, вторая группа пряых и инверсных выходов коммутатора 13 соединена с входами синхронизации второй группы 17 Э -триггеров, выходы первой группы 16 Э-триггеров подключены к входу элемента 18 задержки,а вторая группа прямых и инверсных выходовкоммутатора 13 соединена с первыми входами первой группы 19 элементовИЛИ-НЕ, первые входы второй группы20 элементов ИЛИ-НЕ соединены с прямыми и инверсными выходами пятогорасщепителя 15 фаз, счетные входы первой и второй групп 21 и 22 двух- разрядных счетчиков соединены с выходами соответственно первой и второй групп 19 и 20 элементов ИЛИ-НЕ, входы первого и второго Формирователей 23 и 24 сигналов переноса соединены с выходами соответственно первой и второй групп 21 и 22 двухраэрядных двоичных счетчиков и с входами первого и второго комбинационных дешифраторов 25 и 26, входы первого и второго многоразрядных счетчиков27 н 28 соединены соответственно свыходами соответственно первого ивторого формирователей 23 и 24 сигналов переноса, первый и второй входы процессора 29 управления и индикации соединены. с выходами соответственно первого и второго многоразрядных счетчиков, 27 и 28, а третийи четвертый входы процессора 29 соединены с выходами соответственнопервого и второго комбинационныхдешифраторов 25 и 26,Первый, второй, третий и четвертый расщепители 9 - Ь 2 содержатделитель 30 частоты, имеющий выход31 старшего разряда делителя и инверсный выход 32 младшего разрядаделителя, соединенный со счетнымтриггером ЗЗ, а также выходы 34 расщепителей (Фиг. 2 .Пятый расщепитель 15 фаз содержит вход 35, элемент 36 задержки,буферы 37, выходы 38,Первый и второй комбинационныедешнфраторы 25 и 26 содержат вход39 коррекции, информационные входы40, логический элемент 41 коррекции,комбинационный сумматор 42, элементыИЛИ 43, выходы 44 и 45 соответственно старших и младших разрядов.Процессор 29 содержит первый ивторой входы 46 и 47, пульт 48 задания режимов, управляющий автомат49, арифметическое устройство 50,блок 51,индикации, выходы 52,ЦиФровой частотомер работает следующим образом.Входные сигналы произвольной Формы, поступающие на первую входную шину 1 устройства о , преобразую:ся первым входным Формирователем 3 в .прямоугольные сигналы ис 1068834ходных последовательностей М и Йприсутствующих на прямом и инверс-.ном выходах первого входного формирователя 3, причем уровень компарации на .первом входе первого входного формирователя 3 определяется5сигналом управления, поступающимна его второй вход с второго выхода процессора 29 управления и индикации . Входные сигналы произвольнойформы, поступающие на вторую входную шину 2 устройства ь , преобразуются вторым входным формирователем 4 в прямоугольные сигналы исходных посдедовательностей Р иЬприсутствующих на прямом и инверсном 15выходах второго входного формировате-,ля 4, причем уровень компарации напервом входе второго входного формирцвателя 4 определяется сигналом,пос-тупающим на его второй вход с треть его выхода процессора 29.Далее исходная последовательностьпрямоугольных сигналов о при помощи первого делителя 5 частоты и сопряженного с ним первого расщепителя 259 преобразуется в полугруппу из 2 /2последовательностей Фаэ о, где.2"коэффициент деления первого делителя5 частоты, причем.2"/ 2 Фаз о разнесены во времени и пространстве, частота сигналов в каждой из фаз ниже исходной в 2 раз, а сдвиг между соиседними фазами равен периоду исходной последовательности,Аналогично исходные последователь-З 5ности прямоугольных сигналов д, ЬмЬ при помощи второго, третьего ичетвертого делителей 6 - 8 частотыи сопряженных с ними втоРого, третьего и четвертого расщепителей .10,12 преобразуются соответственно вполугруппы последовательностей из2 о/2 фаз сС, 2(2 фаэ р и 2 ч 2 фаэрПолугруппы расщепленных последовательностей Фаз К, фаэ Х, Фаэри Фаэ р поступают соответственно на 45первую, вторую, третью и четвертуюполугруппы пятого, шестого, седьмого и восьмого входов коммутатора 13.Входные: лолугруппы фаз коммутато ра 13 з, 2 ,Я могут передаваться на первую и вторую группыпрямых и инверсных выходов коммутатора 13 в произвольных комбинациях.Выбор требуемой комбинации полугрупп 55Фаз, с,, ь производится кодом, который поступает на управляющий вход коммутатора 13 с четвертоговыхода процессора 29 и определяетсярежимом измерения табл. 1). 60Поскольку в каждои из двух группвыходов коммутатора 13 имеются прямые и инверсные выходы, то выбранныеьвходные полугруппы иэ 2 /2 фаз навыходах коммутатора 13 преобразуются 65 в группы из 2 последовательностей фаз в каждой группе, разнесенных во времени и пространстве, причем частота сигналов в каждой из фаэ в 2" раз ниже исходной, а сдвиг между соседними фаэнми равен периоду исходной последовательности .Процесс расщепления-преобразования одной из исходных последователь.ностей (о или с, или т, илиу) иллюстрируется на фиг. 6 для случая 2 = 4 (также вариант реализации расщепителя на фиг. 2 а). На фиг. 6 представлены: а) исходная последовательность прямоугольных импульсов С или с, или б или р); б) и б) сигналы на прямом и инверсном выходах младшего разряда делителя частоты; г) сигналы на выходе старшего разряда делителя частоты, передаваемые на одИн из прямых выходов коммутатора 13; а 1 сигналы на выходе расще пителя фаэ последовательностей, передаваеьые на другой иэ прямых выходов коммутатора 13; е) и ь) сигна-лы на инверсных выходах коммутатора 13, образованные путем инверсиисигн алов ) и ф2 = 4 расщепленных последоваительностей фаэ ), а), е) и ю) образуют одну из групп выходов коммутатора 13 и в совокупности несутв себе полную информацию о временных характеристиках сигналов ис- ходной последовательности (информативными в данном случае являютсяположительные Фронты переходов,утолщенные на Фиг. 6), поскольку каждое информативное изменение сигналов исходной последовательности отображается в одной из Фаз; при этом частота сигналов в каждой из фаз в 2 п раэ ниже исходной.Первая и вторая группы выходов коммутатора 13 именуются соответственно группой выходов "Старт" и группой выходов "Стоп", поскольку сигналы с этих выходов формируют соответственно начало и конец интервала счета, Полугруппа Фаэ обозначается ПГФТаким образом, выбранные комбинации исходных последовательностей прямоугольных сигналов 4., с 7.,иприсутствуют на группах выходов "Старт" и "Стоп" коммутатора 13 и 2"-фаэном представлении,Сигналы генератора 14, выход которого связан с входом пятого расшепителя 15 фаз последовательностей, также приводится к 2" -Фаэному представлению, причем расщепленные сигналы - фазы образуются на выходах пятого расшепителя 15 фаз, Один иэ возможных вариантов реализации: частота генератора 14 равна оооо.що и соответствует максимальной разрешаю"щей способности 1 р = 1/ЯоБР.ма, частотомера, при этом пятый расцепитель 15 может быть образован, например, объединением делителя частоты, подобного первому делителю 5 частоты расщепителем, подобным первому расщепителю 9, и с дополнительными выходными инверторами.Пятый расщепитель 15 поедставлен функциональными схемами на фиг, 3, При этом Частота генератора 14 выбирается равнойРБР. 0 /(т.е. 10 равна частоте каждой из выходных фаз),а расщепдение фаз производится путем задержек и,инверсий исходныхсигналов генератора 14, что проиллюстрировано.для случая 2 = 4 Фаздиаграммами на фиг. 7, где: а 1 фаза, идентичная исходному сигналумеандру генератора 14; о)фаза,образованная путем задержки исходного сигнала-меандра на время1-- Ь) Фаза, инверсная ФазеЬБР.ЪЮМС); г) фаза, инверсная Фазе 8)В предлагаемом частотомере имеются два идентичных счетчиковых тракта - измерительный и образцовый. Измерительный тракт включает в себяпервую группу элементов ИЛИ-НЕ 19, З 0первую группу двухразрядных двоичныхсчетчиков 21, первый формирователь23 сигналов переноса,первый комбинационный дешифратор 25, первый многоразрядный счетчик 27. Образцовый 35тракт содержит вторую группу элементов ИЛИ-НЕ 20, вторую группу двухразрядных двоичных счетчиков 22,второй Формирователь 24 сигналов переноса, второй комбинационный дешифратор 26, второй многоразрядныйсчетчик 28.Каждый иэ счетчиковых трактовимеет по 2 параллельных счетныхвходов. (по числу расщепленных Фаз) 45и подсчитывает сумму поступивших наего входы импульсов в 2" расщепленных фазовых последовательностях.Подсчитанная сумма подается с выходовтракта на информационные входы процессора 29 в позиционном коде.Рассмотрим Функционирование счетчиковых трактов. В каждом из нихимеется по два счетчика: 2"-входовой параллельный счетчик с позиционным представлением мпадших разрядов тракта, включающий группу двухраэряцных двоичных счетчиков, формирователь сигналов переноса, комбинационный дешифратор; последовательный многоразрядный счетчик старших 00разрядов тракта.Основой 2 п-входового параллельного счетчика служит группа иэ 2 двухразрядных двоичных счетчиков, каждыйиэ которых производит счет по модулю 65 4 поступающих на его счетный вход сигналов одной из 2 д фаз. При произвольном, но,повторяющемся на интервале счета порядке следования расщепленных фаз, состояния триггеров группы повторяются с периодом повторения в 4 2 = 2" входных сигналов.и На базе такой группы из 2 двухраэрядных двоичных счетчиков построен счетчик суммы входных сигналов по л 1 одулю 2+ (или 2" ), в котором выделяется сигнал переноса по переполнению и позиционный код состояния .по выбранному модулю(2 илии+я.2 п1Рассмотрим дляслучаев й = 1 (расщепление на 2 фазы) реализацию счетчика по модулю 2 = 8 (табл. 2) .0+2.Рассмотрим для случая й = 2 (расщепление на 4 фазы) реализацию счетчиков по модулю 2тЪфл8 и по модулю 2 = 16 (табл. 3). Начальные состояния всех триггеров - нулевые.В табл. 2 и 3 в верхней строке П приведены номера сигналов исходной последовательности, каждому иэ которых по столбцу соответствует содержание остальных строк, где: Ф - фаза, к которой отнесен данный сигнал исходной последовательности (А, В, С и 2 ); А 1, В 1, С 1 и Э 1 состояйия младших разрядов двухразрядных двоичных счетчиков сигналов соответствующих Фаз (вес младшего разряда - 1) ; А 2, В 2, С 2 и Э 2 состояния старших разрядов двухраэрядных двоичных счетчиков сигналов соответствующих фаз (вес старшего разряда - 2) ; 2 ю,- суммы по модулы 8 и по модулю 16 содержимого всех разрядов группы двухразрядных двоичных счетчиков.О сигналах р рБре и 1,",рлб будет сказано далее.Как видно из табл, 2 и 3, сигналы переноса по переполнению в явном виде в состояниях разрядов не видны, а попытка выделить требуемый позиционный код путем суммирования содержимого всех разрядов групп двухраэрядных двоичных счетчиков оказывается удачной, за исключением следувцих аномалий, отмеченных в табл.2 и 3 кружками: в табл, 2 вместо числа 7 суммирование дает число 3 или в двоичном коде 011 вместо 111, т .е . требуется коррекция в разряде с.весом 4 (нужна 1 вместо О)в табл. 3 для счетчика по модулю 8 вместо 5 и 7 суммирование дает соответственно 1 и 3 илн в двоичном коде Я 01 вместо 101, 011 вместо 111, т,.е. требуется коррекция в разряде с весом 4 (нужна 1 вместо О) ; в табл. 3 для счетчика по модулю 16 вместо 13, 14 и 15 суммирование дает 9, б и 3 или в двоичном коде10 Сигналы переноса ра; р и рл 4гв 15 реализованные по предлагаемым формулам, отображены в нижних строках табл. 2 и 3, а соответствующие формирователи сигналов переноса функционально представлены на Фиг. 8. Для рассматриваемых случаев (д =1 и и = 2) вариант реалйэации первого и второго комбинационных дешифраторов 25 и 26, представленный на Фиг, 4 имеет интерпретацию. Сигналы переноса .Р. от формирователя сигналов переноса через вход коррекции 39 подаются на первый вход логического элемента 41 коррекции. З 0Сигналы состояний разрядов групп двухразрядных двоичных счетчиков через информационные входы 40 поступают в общем случае на входы комбинационного сумматора 42 и на вторые 35 входы логического элемента 41 коррекции. На выходе элемента 41 образуется исполнительный сигнал коррекции Йор, поступающий на вторые входы элементов ИЛИ 43. Сигналы выходов 40 младших разрядов комбинационного сумматора 42 Х , поступают непосредственно на выходы 45. Сигналы выходов старших разрядов комбинацнонного сумматора 42 2, .подаются на первые входы элементов ИЛИ 43, с выходов которых скорректированные сигналы старших разрядов 2поступаюТ на выходы 44. Для рассмотренных случаев могут бить предложены следующие соотношения:с 1для случая и= 1, осхУ 8,коеа=Ра; хсто ось фч з (коррексффчайфу Рция старшего разряда с весом 4);для случая й= 2, пис.б,65 101 вместо 101, Я 110 вместо 1110 011 вместо 1111, т.е. требуется коррекция в разрядах с весом 4 и 8 ( нужна 1 вместо О) .Первый и второй Формирователи 23 и 24 сигналов переноса, в частности, могут бытб реализованы путем следующих логических преобразований:для случая г =1, АУ 8 р"АЛ.А Ч ВЛ В 2,Лдля случая о = 2 юЫ 8 - р= Х Б 1 Ъа ч А Ва Са Ва адля случая б = 2 мой 16 - рлЛ 4ю А ЧВ чС чр. Ю /2,щ-Бст чФюеа - Хжч Ра (ция старшего разряда с весом 4);р Юдля случая 3 Ъ= 2, юос 8 1 коа Ра ЙФлл ЯьОлфачМЙ ч лйчцт функция коррекции Йкорлл представленав табл. 3, а ее реализация - нафиг. 8;,ФРу ФУ ч удСуюф а С%Ч УДАЙ 1 п Э ЙТ 8 ЮРЛОВ (корре кция старших разрядов с весами 4 и 81 .Для случаев П = 1, гпой 8 и сЪ:2, мод 8 исполнительный сигнал коррекции тождественен сигналу переноса, в этих случаях логический элемент14 вырождается в транслятор сигнала .Во всех приведенных формулах образования сигналов переносов и суммфункции преобразования симметричныотносительно одноименных разрядовразличных двухразрядных двоичныхсчетчиков группы. Это говорит о том,что результаты преобразования будутверными независимо от начальной привязки Фаз сигналов входной последовательности; так в табл, 2 вместо привязки 1-А, 2-В, З-А, 4-В, , допустима привязка 1-В, 2-А, З-В, 4-А втабл, 4 вместо привязки 1-А, 2-В,З-с, 4-й, 5-Э,допустимы другиеначальные привязки фаз 1-В 2-С,З-Э 4-А, 5-В, или 1-С, 2-Э,, З-А, 4-В, 5-С или 1-2, 2-А, З-В,4-С, 5-З,Выходы первого или второго комбинационных дешифраторов 25 и 26 представляют младшие разряды. тракта, авыходы первого или второго многоразрядного счетчика 27 и 28 - старшие разряды тракта. Совместно младшие и старшие разряды тракта образуют Формат, в котором в позиционномкодепредставлена сумма импульсовфаз, поступающих после обнуленияна входы тракта, Формат поступаетна информационные входы процессора 29.Счетчики измерительного трактана интервале счета подсчитываюткэличество импульсов в 2 фазовыхпоследовательностях группы "Стоп",поступающих на первые входы первойгруппы элементов ИЛИ-НЕ 19 (счетные входы измерительного тракта) совторой группы выходов коммутатора13 (группы выходов "Стоп" ),Счетчики образцового тракта наинтервале счета подсчитывают количество импульсов в 2 фазовых последовательностях группы "Эталон",.поступающих на первые входы второй5 группы элементов ИЛИ-НЕ 20 (счетныевходы образцового тракта) с выходапятого расщепителя 15.Интервал счета (11 С) является общим для обоих счетчиконых трактови обраэуется как Функция состоянийпервой и второй групп 16 и 17 триггеровИ=(тч 7 л. Ч Т- Ч 1 л- )хх 72 лчЧ.Ч 7.ач 7 ,) Л 1 ч"ръ, чТл.ьЧл45 50 55 -50 Ь 5 состояния выходов первой группы 16 9 -триггеров;состояния выходов второйгруппы 17 Э-триггеров;диэъюнкция состояния вы-ходов первой группы 16Р-триггеров; чу;л=тй-л ь 2 М- диэъюнкция состояний ВыЧТ.з чу лходов второй группы 17Э-триггеров.Интервал счета существует в то время, когда все Э -триггеры второй группы 17 находятся в нулевых Состояниях и хотя бы один из 2 -триггеров первой группы 16 находитея в единичном состоянии. Сигналы дизъюн кции ЧТл- и ЧЙ. образуются путем монтажного объединения (монтажного ИЛИ ) выходов Ъ -триггеров в каждой иэ групп.Функционально первая и вторая группы 16 и 17 Я-триггеров служат для формирования соответственно начала и конца интервала счета ИС. После предварительного обнуления 0-триггеров обоих групп: Ч ТлОи Ч =Ор ИС= Чук ЕЧТ =0 0 =01=0. Далее переход в единичное состояние хотя бы одного из триггеров первой групПы 16 Формирует начало ИС: ЧТ(1 и УТ = 0; ИС = 1 0 = 1-1= =1. Далее переход в единичное состояниехотя бы одного из 3 -триггеров второй группы 17 Формирует конец ИС: ЧТ= 1 и чт = 1; ИС= =11 =1О = О.Выходнойсигнал ЧТ,первой . группы 16 Ъ-триггеровразрешает интервал счета ИС единичным уровнем, поступающим через элемент 18 задержки на входы разрешения счета,(Срвходы) первой и второй групп 21 и 22 двухразрядных двоичных счетчиков. Выходной сигнал К Т 2второйгруппы 17 Р -триггеров разрешаетинтервал счета нулевым уровнем, поступающим на вторые входы первой и второй групп 19 и 20 элементов ИЛИ-НЕ, При единичном уровне ,ЧТсигнал групп "Стоп" и "Эталон", подаваемые на первые входы первой и второй груп 19 и 20 элементов ИЛИ-НЕ (на счетные входы измерительного и эталонного трактов) блокируются и не поступают на С-входы первой и второй групп 21 ь 22 двухразрядных двоичных счетчиков.Перед началом цикла измерения сиг пал, поступающий с второго выхода г.роцессора 29 на %-входы обеих групп р-триггеров и счетчиков обоих трак тов, обнуляет все Ъ-триггеры и счетчики. В единичное состояние Э-триггеры первой группы 16 при наличии условил перехода переводятся ближайшими иэ сигналов фаэ группы "Старт", поступающих с первой группы выходов коммутатора 13 на входы первой группы 16 Ъ-триггеров. Поскольку на в-входы Р-триггеров первой группы 16 постоянно подан. уровень логической единицы,то условием перехода служит единич 1 О ный сигнал РН (разрешение начала)в начале цикла измерения с третьеговыхода процессора 29 на входы разрешения синхронизации (Ср-входы) пер-.вой группы 16 Ъ-триггеров.15 В единичное состояние Ъ-триггеры.,второй группы 17 при наличии ус-,ловий перехода переводятся ближай. шими из сигналов Фаз группы "Стоп",поступающих с второй группы выходовкоммутатора 13 на входы (С-входы)второй группы 17 Э-триггеров. Условиями перехода служат: единичный сигнад МТл, , подаваемый с выходов первой группы 16 Ъ-триггеров на Э-вхо 75 ды второй группы 17 Я-триггеров иговорящий о том, что интервал счетаИС начат; и единичный сигнал "РК(разрешение конца), поступающий счетвертого выхода процессора 29 навходы разрешения синхронизации второй группы 17 Э-триггеров.Таким образом, интервал счета ИСначинается после появления единичного сигнала "РН" по ближайшему35сигналу из Фаз группы "Старт" изаканчивается после появления единйчного сигнала РК по ближайшему сигналу из фаз. группы "Стоп".Сигнал "РН" во всех режимах измерения появляется в начале цикла4 О непосредственно послесигнала Обнуления "Сброс",Тип режима измерения определяется тремя признаками: вариантомкоммутации полугрупп расщепленных последовательностей - Фаз о(, 2. и 5 на выходы групп сигналов фСтарт" и "Стоп" коммутатора 13 (табл. 1); моментом появлениясигнала "РК" относительно сигнала "РН"; алгоритмом образования в процессоре результата измерения М иэ оценок Млллл и ЯоВр, накопленных в изме-. рительном и образцовом счетчиковых трактах,и значения частоты 2 овв суммарной образцовой последовательности, образованной из суммы сигналов фаз группы Эталон" .Основные режимы измерения и характеризующие их признаки представлены в табл. 4.Временные диаграммы циклов измерения в основных рехимах приведены на Фиг. 9 (режимы "Частота. - "Период" 1, фиг. 10 (режимы фИнтервал"), фиг. 11,(режимы "Длительность им

Смотреть

Цифровой частотомер