Многокоординатный цифровой регулятор линейной скорости — SU 209566 (original) (raw)
ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 209566 Союз Советскил Социалистичесиив Реслублии. 21 с, 46/50 аявлено 16,Х 11,1966 ( 1118909/26-24) присоединением заявкиПриоритет МПК митвт ло делам изобретений и сткрыти ори Совете Министров СССРковано 26,.196 летень562-531,6-503.5 (088.8) Дата опубликования описания 25.И 1.19 Авторызобретения Зусман, ЭОГОКООРДИНАТНЫЙ ЦИФРОВОЙ РЕГУЛЯТО ЛИНЕЙНОЙ СКОРОСТИна упрощенная блокиг. 2 - функциональатического замедлеИзвестные миогокоординатные цифровые регуляторы линейной скорости, например,для систем программного управления станками содержат основной делитель, дополнительный делитель, клапан дополнительного делителя с ячейками И и ИЛИ регулируемый генератор со схемой сравнения и клапаны ступеней замедления.Предложенное устройство отличается от известных тем, что в нем установлены генератор тактовых импульсов с эталонным цифровым делителем, цифровые делители регулируемых координат (по числу координат) с двумя схемами синхронизации каждый, клапаны (по числу ступеней торможения), каждый с одновибратором и триггером, подключенные к делителям, и блок выделения максимального сигнала. Все выходы одновибраторов подсоединены к ячейке И клапана дополнительного делителя, все выходы клапанов ступеней замедления подсоединены к ячейке ИЛИ клапана дополнительного делителя. Все выходы триггеров подсоединены к блоку выделения максимального сигнала, подключенному к схеме сравнения регулируемого генератора. Выход тактового генератора параллельно подключен к эталонному делителю и ко всем делителям координат, а входы эталонного и всех координатных делителей подключены к выходу тактового генератора и попарно к выходам схем синхронизации, причем входы схем синхронизацииподключены к клапанам соответствующихступеней замедления.5 Такое выполнение устройства позволяет сократить время разгона и торможения и упростить программирование.На фиг, 1 представлесхема устройства; на ф10 ная схема блока автомния,Многокоординатный цифровой регуляторлинейной скорости содержит основной делитель 1, дополнительный делитель 2, клапан 815 дополнительного делителя, регулятор 4, схему б сравнения, клапаны б - 9 ступеней замедления, генератор 10 тактовых импульсов,эталонный цифровой делитель 11, цифровойделитель 12 регулируемой координаты, схемы20 И и 14 синхронизации, одновибраторы 15 -18 клапанов, триггеры 19 - 22 клапанов, блок23 выделения максимального сигнала, ячейку24 И клапана дополнительного делителя,ячейку 25 ИЛИ клапана дополнительного25 делителя, блок 2 б задания, скорости, клапаны27 и 28 выделения скоростей в интервалахинтерполяции, формирователь 29 деления изменяющегося напряжения, блок 80 автоматического задания замедления.30 Устройство работает следующим образом,В качестве генератора (фиг. 1), заполняющего через блок 2 б задания скорости делитель 1 блока задания перемещений, исполь. зуется регулятор 4, частота которого изменяется в зависимости от управляющего напряжения в широком диапазоне. С помощью кла,пана 27 выделяется количество импульсов, пропорциональное скорости по координате Х, в интервале интерполяции А (в кадре А программы). Время т, открытия клапана 27 выбирается в зависимости от принятого масштаба, Количество импульсов, соответствующее скорости подачи по координате Х в следующем кадре Б программы, выбирается тем же способом, Обе указанные серии импульсов в зависимости от знака скорости поступают в соответствующие делители 11 или 12 (фиг. 2) через схемы 13 и 14 синхронизации., обеспечивающие их несовпадение с импульсами тактирующего генератора 1 О. В делителях перепад скоростей преобразуется в разность фаз импульсов с выходов делителей. При изменении скорости в кадре Б по сравнению с кадром А импульсы с выходом делителей сдвигаются один относительно другого на величину, пропорциональную перепаду скоростей, При этом в зависимости от величины сдвига импульс с делителя 11 проходит на выход одного из клапанов 6 - 9, задавая этим ступень снижения скорости в К, число раз.Это осуществляется следующим образом.Импульс с выхода одного из клапанов 6 - 9 через схему ИЛИ 25 открывает клапан 3, Импульс с выхода схемы И 24 через интервал времени Т, соответствующий К, (фпг.2), закрывает клапан.Благодаря этому с выхода делителя задается момент начала замедления, Уровень, до которого частота автоматически снижается с заданной крутизной, определяемой для данной системы временными параметрами блока 29, задается автоматически напряжением с одного из триггеров 19 - 22 в зависимости от К Это напряжение с помощью блока выделения максимального сигнала 23 подается на блок сравнения 5, благодаря чему напряжение на выходе блока 29 падает только до величины /и, после чего сниже 15 20 25 ЗО З 5 40 45 ние частоты генератора, а, следовательно, и скорости подачи прекращается. После снижения скорости в кадре А и завершения отработки кадра А на пониженной скорости, в кадре Б осуществляется разгон до заданной величины скорости, команда на который подается импульсом переполнения основного делителя 1, Аналогично определяется необходимость снижения и требуемая ступень по остальным координатам. Устройство автоматически выбирает координату, по которой перепад скорости наибольший. Предмет изобретенияМного координатный цифровой регулятор линейной скорости, например, для систем программного управления станками, содержащий основной делитель, дополнительный делитель, клапан дополнительного делителя с ячейками И и ИЛИ, регулируемый генератор со схемой сравнения и клапаны ступеней замедления, отличающийся тем, что, с целью повышения его быстродействия, сокращения времени разгона и торможения и упрощения программирования, в нем установлены генератор тактовых импульсов с эталонным цифровым делителем, цифровые делители регулируемых координат (по числу координат) с двумя схемами синхронизации каждый, клапаны (по числу ступеней торможения), каждый с одновибратором и триггером, подключенные к делителям, и блок выделения максимального сигнала, и все выходы одновибраторов подсоединены к ячейке И клавдиана дополнительного делителя, все выходы клапанов ступеней замедления подсоединены к ячейке ИЛИ клапана дополнительного делителя, все выходы триггеров подсоединены к блоку выделения максимального сигнала, подключенному к схеме сравнения регулируемого генератора; и выход тактового генератора параллельно подключен к эталон. ному делителю и ко всем делителям координат, а входы эталонного и всех координатных делителей подключены к выходу тактового генератора и попарно к выходам схем синхронизации, причем входы схем синхронизации подключены к клапанам соответствующих ступеней замедления,