Устройство для повышения достоверности двоичнойинформации — SU 301866 (original) (raw)
ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Зависимое от авт. свидетельства13.Х 1.1969 ( 1375395/26-9 ПК Н 04 7/10 явл заявкис прис нени Номитет по делам изобретений и открыт при Соаето 1 ю 1 инистро СССРр,иорите 17.1971, БюллетеньОпубликовано УДК 621.394.69(088.8 ликования описания 31 Х.197 Дата Авторыизобретени Л. А. Вишняков, В. С. Г В. Е. Самборск Заявите Центральный научно-исследовательский институт УСТРОЙСТВО ДЛЯ ПОВЫШЕНИЯ ДОСТОВЕРНОСТИ ДВОИЧНОЙ ИНФОРМАЦИИ1Известны устройства для повышения достоверности двоичной информации, содержащие селектор информационных импульсов, связанный с блоком запоминания информационных импульсов и с рекуррентным регистром сдвига, подсоединенным к блоку проверки достоверности информации по дополнительным разрядам, выполненным в виде регистра сдвига на триггерах со связями через сумматоры по модулю два.С целью упрощения устройства при одновременном обеспечении циклового фазирования в предлагаемом устройстве выходы триггеров блока проверки достоверности по дополнительным разрядам связаны через схему сИ со входом сброса рекуррентного регистра сдвига, один из выходов которого подсоединен к одному из входов дополнительного триггера, другой вход которого соединен с выходом упомянутой схемы И, а выход - со схемами ИЛИ-НЕ, связанными с блоком проверки.На чертеже приведена блок-схема предлагаемого устройства,Устройство содержит селектор 1 информационных импульсов, блок 2 запоминающего устройства (ЗУ), рекуррентный регистр сдвига 3, триггер 4, схема сИ 5, триггер б, блок 7 проверки достоверности информации по дополнительным разрядам, сумматор 8 по модулю два, схема ИЛИ - НЕ 9, схемассИЛИ - НЕ 10, схема сИ 11,Селектор 1 информационных импульсовподсоединен к блоку 2 запоминания инфор 5 мационных импульсов и к одному из выходоврекуррентного регистра сдвига 8, один из выходов которого подсоединен к триггеру 4,другой - к выходам сброса триггеров б блока 7, а вход сброса - к выходу схемы ссИ 5,10 подсоединеш 1 ой также к триггеру 4.Выходы схемы И 5 соединены с триггерами б блока 7 проверки достоверности информации по дополнительным разрядам.Между триггерами 6 блока 7 встроены сум 15 маторы 8 по модулю два. Для упрощения чертежа на нем изображен бло 1 7, содержащийтолько четыре триггера 6, хотя их количествоможет быть больше в зависимости от количества разрядов, входящих в состав комбина 20 ции циклового фазирования, передаваемой вначале каждого блока информационных импульсов и количества проверочных разрядов,передаваемых после него.Выход одного из триггеров б через схему25 ИЛИ - НЕ 9 связан с одним из сумматоров 8, выход которого подключен через схемуИЛИ - 1-1 Е 10 к другим сумматорам 8.Один из входов каждой из схем ИЛИ -НЕ 9 и 10 подсоединен к выходу триггера 4,30 Селектор 1 соеДинен такив с выхОДОм схемы5101520 25 30 35 40 45 И 11, входы которой связаны с триггерами б и с регистром 3,Информационная последовательность импульсов совместно с комбинацией циклового фазирования и проверочными разрядами поступает параллельно на заблокированные сигналом с регистра 3 вход селектора 1 и на вход одного из сумматоров 8 блока 7, Исходное положение предлагаемой схемы таково, что сигнал управления с выхода триггера 4, подаваемый на входы схем ИЛИ - НЕ 9 и 10, разрывает цепи обратной связи регистра блока 7, при этом регистр блока 7 работает как обычный сдвигающий регистр.Информационная последовательность импульсов заполняет регистр блока 7 до тех пор, пока на триггерах б этого регистра не,появится набранная комбинация, соответствующая выбранной комбинации циклового фазирования. На выходе схемы И б в момент набора появляется сигнал, поступающий на вход триггера 4 и вход сброса рекуррентного регистра 3, при этом с выхода триггера 4 на входы схем ИЛИ - НЕ 10 и 9 поступит сигнал, вновь восстанавливающий разомкнутые до этого цепи обратной связи регистра блока 7, и этот регистр начнет осуществлять проверку правильности принимаемой информации по проверочным разрядам.Одновременно с этим поступление сигнала с выхода схемы И б на вход сброса рекуррентного регистра 3 устанавливает этот регистр в исходное состояние, и он начинает отсчет количества поступающих с входной клеммы информационных импульсов.С началом этого отсчета снимается сигнал блокировки, поступающий с выхода рекуррентного регистра 3 на вход селектора 1, информационные импульсы записываются с выхода селектора 1 в блок запоминающего устройства 2. С окончанием отсчета нужного числа информационных импульсов рекуррентным регистром 3 с выхода последнего на вход триггера 4 поступает сигнал, возвращаюший его в исходное положение, при этом сигнал с выхода этого триггера, поступающий на входы схем ИЛИ-НЕ 9 и 10 вновь разрывает цепи обратной связи регистра блока 7, переводя его в исходный режим поиска комбинации фазирования.Сигнал окончания счета импульсов информации поступает так же на вход схемы И 11. Так как этот сигнал совпадает по времени с моментом возможного появления сигнала верно, как результата проверки принятой информации по проверочным разрядам, то сравнение его с результатом декодирования информационных импульсов, образующихся путем поступления сигналов состояния триггера б блока 7 на схему И 11, дает сигнал разрешения вывода информации из блока 2 ЗУ через селектор 1 абоненту, который поступает с выхода схемы И 11 на один из входов селектора 1.Одновременно с выводом правильно принятой информационной последовательности импульсов абоненту, регистр блока 7 снова начинает поиск и дешифрирование комбинации циклового фазирования. Предмет изобретенияУстройство для повышения достоверности двоичной информации, передаваемой по каналам связи, содержащее селектор информационных импульсов, связанный с блоком запоминания информационных импульсов и рекуррентным регистром сдвига, подсоединенным к блоку проверки достоверности информации по дополнительным разрядам, выполненным в виде регистра сдвига на триггерах со связями через сумматоры по модулю два, отличаощееся тем, что, с целью упрощения устройства при одновременном обеспечении циклового фазирования, выходы триггеров блока проверки достоверности информации по дополнительным разрядам связаны через схему И со входом сброса рекуррентного регистра сдвига, один из выходов которого подсоединен ко входу дополнительного триггера, другой вход которого соединен с выходом упомянутой схемы И, а выход - со схемами ИЛИ - НЕ, связанными с упомянутым блоком проверки,301866Составите,-,ь Л. БагянИ. Морозова Техред Е. Борисова Корректор О. С. Зайцевадакт(Заказ 136317 1 Лзд. М 612 Тираж 473 Подписное 1 НИИПИ Когнитста по дслагн изобретений и открытий при Совете Министров СССР Москва, Ж, Раушская наб., д, 4/5пография, и р. Сапунова,