Устройство для вычитания частот двух независимых сигналов — SU 599227 (original) (raw)
ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Сотоз Советскии Социалистических Республик(23) Приоритет ГааударатааааыВ кантат аааета Маааатраа ШР иа ааааа азабрвтаааВ а атааыта(45) Дата опубликования описания 2 ЪОЫ 8(54) УСТРОИСТВО ДЛЯ ВЫЧИТАНИЯ ЧАСТОТ ДВУХНЕЗАВИСИМЫХ СИГНАЛОВ трехвходового логического элемента И, второй вход которого соединен со вторым входом первого смесителя, третий вход второго трехвходового логического элемента И соединен с шиной сигнала второй частоты, а его выход подключен к первому входу второго ДК- триггера, причем вторые входы ЭК- триггеров соединены с шинами инверснйх сигналов первой и второй частоты, а выходы смесителей через резисторы подключены к выходу устройства 2)Однако такое устройство не обладает достаточной помехоустойчивостью.Цель изобретения - повышение помехоустойчивости.Это достигается тем, что в устройство для вычитания частот, содержащее два 3 К-триггера, первый вход одного из которых соединен с выходом первого трехвходового логического элемента И, первый вход которого соединен с шиной сигнала первой частоты, второй вход соединен с первым входом первого смесителя, а третий вход подключен к выходу упомянутого ЗК-триггера и первому входу второго смесите. ля, второй вход которого подключен к выходу второго ЭК-триггера и третье. му входу второго трехвходового логиИзобретение относится к импульснойтехнике,Известно устройство для вычитаниячастот, содержащее бистабильный элемент, который за счет использования 5логических вентилей совпадения модулирует входную инФормацию упорядоченново времени. Запоминающая бистабнльнаясхема в сочетании с другими вентилямисовпадения определяет, какой иэ вход.- 10ных сигналов имеет большую частоту,а также разность частот этих сигналов )11 .Недостаток схемы - использованиепринципа частотного компаратора, который дает большую погрешность.Наиболе з близкое к предлагаемомуизобретению устройсзво для вычитаниячастот содержит два 3 К-триггера, пер"вый вход одного из которых соедийенс выходом первого трехвходового логического элемента И, первый вход которого соединен с шиной сигнала первой частоты, второй вход соединен спервым входом первого смесителя, а 25третий вход подключен к выходу упомянутого 3 К-триггера и первому входувторого смесителя, второй вход которого подключен к выходу второго ЗКтриггера и третьему входу второго 3) 1Формула изобретения При поступлении на вход делителя 35 частоты 1 сигнала 54 с частотой 1 наР выходе появляется меандр напряжения с частотой 1, , на вход ЗК-триггера 3 поступает сигнал 5 также с частотой ,. на выходе появляется меандр на пряжения с частотой 1 1 фаза которого относительно выходйого сигнала делителя частоты 1 изменяется на 90 на вход трехвходового логического элемента И 5 заведены входной сигнал 5, и выходные сигналы с делителя частоты 1 и ф(-триггера таким образом, что импульс ф.фсброса, поступающий на дополнительный вход ДК-триггера 3, подтверждает его состояние 0 в каждом такте сдвига импульсов. Аналогичные преобразования входного сигнала бэ с частотой 1 происходят во2втором канале, При совпадении по фазе выходных импульсов делителя частоты 1 и ЗК-триггера 3 на выходе смесителя 7 формируется сигнал положительной полярности; если выходные импульсы находятся в противофазе, то на выКоде смесителя 7 формируется сигнал отрицательной полярности. Аналогично - 60 для выходных сигналов делителя частоты 2 и ЭК-триггера 4 - с той лишь разницей, что выходной сигнал на выходе смесителя 8 сдвинут по фазе на 90 О. Частота огибающей выходного сигнала 65 ческого элемента И, второй вход которого соединен со вторым входом первого смесителя, третий вход - с шиной сигнала второй частоты, а выход подключен к первому входу второго ЭК-триг 5 гера, причем вторые входы первого и второго ЭК-триггеров соединены с шинами инверсных сигналов соответственно первой и второй частоты, а выходы смесителей через резисторы подключены к выходу устройства, введены два бинарных делителя частоты, вход первого из которых подключен к шине сигнала первой частоты, выход соединен со вторым входом первого трехвходового логического элемента И, вход второго би-нарного делителя частоты соединен с шиной второй частоты, а его выход соединен со вторым входом второго трехвходового логического элемента И.На чертеже дана структурная элект- Ю рическая схема предлагаемого устройства. Устройство содержит делитель часто.ты 1 и 2, К-триггеры 3 и 4, .трехвхо довые логические элементы И 5 .и б,смесители 7 и:. 8, суммирукщую цепь изрезисторов 9 и:10. На шины 11 и 12подан прямой и инверсный сигнал спервой частотой, на шины 13 и 14 по Одан прямой и инверсный сигнал со вто рой частотой. Выходной сигнал снимается с выхода 15,является разностью частот двух вход" ных сигналов, которая выделяется с помощью обычного ЬС фильтра на чертеже не показан) .Время задержки по срабатыванию триггеров не оказывает влияния на работу устройства, так ясак на смесители поступают меандровые импульсы с выходов триггеров, которые не несут в себе помех и формируются по фронту входных импульсов, поэтому просто параллельно сдвинутся на время задержки. 1Практически предлагаемое устройство для вычитаниячастот двух независимых сигналов может быть реализовано на микросхемах общего применения, не требует специальной настройки и нестандартных элементов, работает в широком диапазоне частот от десятков герц до единиц мегагерц, выходной сигнал не содержит импульсов-помех, создающих неосновные гармоники, что облегчает дальнейшую обработку разностного сигнала. Схема сброса триггеров формирователя сдвига обеСпечивает высокую помехоустойчивость работы устройства в укаэанном диапазоне частот. Устройство для вычитания частот двух независимых сигналов, содержащее два ЗК-триггера, первый вход одного из которых соединен с выходом первого трехвходового логического элемента И, первый вход которого соединен с шиной сигнала первой частоты, второй вход соединен с первым входом первого смесителя, а третий вход подключен к выходу упомянутого ЭК- триггера и первому входу второго смесителя, второй вход которого подключен к выходу второго ЭК-триггера и третьему входу второго трехвходового логического элемента И, второй вход которого соединен со вторым входом первого смесителя, третий вход - с шиной сигнала второй частоты, а выход йодключен к первому входу второго ЭК-триггера, причем вторые входы первого и второго ЛК-триггеров соединены с шинами инверсных сигналов соответственно первой и второй частоты, а выходы смесителей через резисторы подключены к выходу устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости, в него введены два бинаРных делителя частоты, вход первого из которых подключен к шине сигнала первой частоты, выход соединен со вторым входом первого трехвходового логического элемента И, вход второго бинарного делителя час-.оты соединен с шиной второй частоты, а его выход соединен со вто599227 Составитель В.ЕгороваТехред М.Борисова Корректор А.Власенко Редактор Л,Гребенникова Закаэ 1402/Зб Тираж 1112 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5ФилиалППП Патент, г. Ужгород, ул. Проектная, 4 рым входом второго трехвходового логического элемента И.Источники информации, принятые во внимание при экспертиэе: 1. Патент США Р 3735324,кл. 328-133, 21.03.73.2. ТИИЭР. 1974, т. 61, В 4,с. 91,