Устройство для отладки тестов — SU 860076 (original) (raw)
(51)м, Кл,з С 06 Г 11/26 Государственный коинтет СССР но делан нзобретеннй н открытнй(54) УСТРОЙСТ ОТЛАДКИ ТЕСТОВ тся ехн аппа лек н х Изобретение относи к автоматике и вычислительной т нке и можетбыть использовано а ратуре контроля цифровых узлов э троннйх вычислительных машин,Известно устройство для контролясубблоков в вычислительных системах,содержащее блок сопряжения, блок памяти и многоканальную схему несовпа"дения 11 .Недостаток известного устройствазаключается в низкой достоверностиконтроля вследствие невозможностиотладки тестов.Наиболее близким к предлагаемомуявляется многоканаль ое устройстводля контроля цифровы узлов, содержащее,блок памяти, выходы которого соединены со входами регистра, соединенног выходами со входами блока сопряжения 2.Это устройство осуществляет контроль цифрового узла посредством задания на его входы тестовых наборов ианализа результатов, снимаемых с выходов контролируемого цифрового узла.Недостаток устройства - низкая,достоверность контроля вследствиеневозможности отладки и проверки количества используемых тестов методом 3 имитации возможных неисправностей контролируемого цифрового узла.Цель изобретения - повышение достоверности контроля.Поставленная цель достигается тем, что в устройство для отладки тестов, содержащее блок памяти, группа выходов которого соединена с группой входов регистра, первая группа выходов которо" го соединена с группой входов первого коммутатора, введены первый и второй адаптеры, блок входных воздействий дешифратор и второй коммутатор, группа выходов которого соединена с группой входов первого адаптера, группа входов которого является группой выходов устройства, первая группа входов второго коммутатора соединена с группой выходов первого коммутатора, вторая группа входов - через второй адаптер с группой выходов контролируемого узла, третья группа входовчереэ последовательно включенные блок выходных дефектов и дешифратор со второй группой выходов регистра.На чертеже приведена блок-схема устройства.К штатному разъему вычислительной системы 1 подключены через адаптер 2 выходы многоканального устройства3 тестового контроля являющиеся выходами нторого коммутатора 4, включающего управляемые каналы 5. Управляющии вход каждого из каналов 5 является первым входом коммутатора 4 и соединен с соответствующим выходом 5 первого коммутатора б, предназначенного для коммутации на входы вычислительной системы 1 сигналов разного уровня и длительности. Второй вход каждого канала 5 является вторыми входами коммутатора 4 и соединен через адаптер 7 с выходами контролируемого узла 8, третий вход каждого канала 5 - третьим входомкоммутатора 4 и соединен с выходом блока 9 выходных дефектов поэволякщего имити ровать типовые дефекты на выходах контролируемого узла 8. Входы формирователя 9 соединены с выходами дешифратора 10, предназначенного для расшифровки кода типового дефекта, 20 записанного в регистре 11, первые выходы которого соединены со входами перного коммутатора б, вторые выходы - со входами дешифратора 10,а входы - с выходами блока 12 памяти хранящего специальные тесты для отладки тестов при контроле узла 8 с помощью вычислительной системы 1.Устройство работает следующим образом.В штатный разъем выислительной системы 1 взамен контролируемого узла 8 подключается адаптером 2 многоканальное устройство 3 тестового контроля, ко второму адаптеру 7 которого подключается контролируемый узел 8. Блок 12 памяти ныдает на регистр 11 первый тестовый набор, задающий характер первого дефекта:номер канала, н котором имитируется: дефект, и нид коммутируемого дефек Формула изобретения 45 ния достоверности контроля, в устрой 55 рядон регистра 11 поступает на дешиф та, Номер канала задается состояниемлогическая "1" в первых разрядах регистра 11, связанных с первым коммутатором 6, а вид дефекта (обрыв,короткое замыкание, дребезг, неполный уровень, сигнал заданной длительности и т.д,) задается кодом извторых разрядов регистра 11, связанных с дешифратором 10. Установившийся на регистре 11 код ноэдействуетна первый коммутатор б, который управляет каналами 5 коммутатора 4 таким образом, что если в первых разрядах регистра 11 установлены нули,то соответствующие им каналы 5.настроенф на передачу в вычислительнуюсистФму 1 сигналов, поступающих отконтактов контролируемого узла 8,если же в каком-либо разряде из первых разрядов регистра 11 находитсяединица, то соответствующий ему канал 5 настраивается на передачу ввычислительную систему 1 дефектногосигнала, поступающего от блока 9 выходных дефектов. Код со вторых раэратор 10, где дешифруется и в виде управляющего сигнала задает на входе блока 9 выходных дефектов один из имеющихся в наборе видов дефекта. Блок 9 выходных дефектов формирует выбранный дефект.и воздействует на соответствующий канал 5. После выполнения подготовки к контролю вычислительная система 1 задает тестна проверяемый узел 8 при наличии введенного дефекта. Если вычислительная систама 1 при прохождении тестасамоконтроля обнаруживает заданный дефект, то блок 12 памяти выдает следующий тестовый набор, задающий характер второго дефекта и т,д. Есливычислительная система 1 при прохождении теста самоконтроля не обнаруживает заданный дефект, то корректируется сам тест самоконтроля. Затемустройство 3 повторяет приведенную процедуру для всех последующих тестовых наборов. После завершения проверки устройство 3 повторяет указаннуюпроцедуру для всех контролируемых уэлов 8 вычислительной системы 1Таким образом, за счет введения коммутатора 4, блока 9 выходных дефектов и дешифратора 10 устройство отладки тестов осуществляет комплексную отладку тестов самоконтроля вычислительной системы 1 при автоматической дистанционной имитации типовых дефектов различного вида в контролируемом узле 8, что повышает достоверность самого контроля. Устройство для отладки тестов,содержащее блок памяти, группа выходов которого соединена с группой входов регистра, первая группа выходов которого соединена с группой входов первого коммутатора, о т л и ч а ющ е е с я тем, что, с целью повышество введены первый и второй адаптеры, блок входных воздействий, дешифратор и второй коммутатор, группа выходов которого соединена с группой входов первого адаптера, группаовходов которого является группой выходов устройства, первая группа входон второго коммутатора соединена с группой выходов первого коммутатора, вторая группа входов - через второй адаптер с группой выходов контролируемого узла, третья группа входов через последовательно включенные блок выходных дефектов и дешифратор совторой группой выходов регистра.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР9 399861, кл. С 06 Г 11/00, 1973.2. Авторское свидетельство СССР9 390526, кл. С 06 Г 11/04, 1973,.Бушаева Техред Т.Иаточка Корректор О. Би акт Заказ 754/32 ВНИИПИ Го по дел 113035, МФилиал ППП "Патент", г. Ужгород, ул. Проектная гТираж 745 ударственного ам изобретены сква, Ж, Поддискомитета СССРи открытийувлекая наб., д