Устройство для вычисления функций синуса и косинуса — SU 1003081 (original) (raw)
Союз СоветскихСоциалистическихРеспублик ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1)1 003081(22) Заявлено 161081 (21) 3346677/18-24с присоединением заявки Нов(23) ПриоритетОпубликовано 070383, Бюллетень МЯ 9Дата опубликования описания 070383 53 М Кл з 0 06 Р 7/548 Государственный комитет СССР по делам изобретений и открытий(54 ) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИЙ СИНУСА И КОСИНУСА Изобретение относится к области вычислительной техники и может быть использовано в специализированных вычислительных машинах, в навигационных инФормационно-вычислительных и управляющих системах.Известно устройство для вычисления функций синуса и косинуса, содержащее четыре блока управления, генератор:тактовых импульсов, счетчик аргумента, четыре группы элементов И, регистр косинуса, регистр синуса, два триггера, две группы элементов ИЛИ, сумматоры приращений синуса и косинуса, счетчик коррекции1).Недостатком этого устройства является низкое быстродействие.Наиболее близким по .технической сущности к предлагаемому является устройство для вычисления функций синуса и косинуса, содержащее о-разрядный входной регистр, сумматор по модулю два, первый и второй коммутаторы, реверсивный счетчик, блок памяти, число-импульсный преобразователь, блок управления, генератор тактовых импульсов, сумматоры адреса и коррекции, элементы И, ИЛИ и НЕ.Погрешность воспроизведения функции в известном устройстве не превышает 2 "о, т.е. приблизительно составляет 10. Время вычисления зависит от положения кода угла на интервале аппроксимации и находится в пределах от 6 с до 132 т.и, где с - период частоты тактовых и"пульсов Г 2).Недостатком известного устройства является низкая точность.Целью изобретения является повышение точности вычисления функций.11 оставленная цель достигаетск тем, что. в устройство для вычисления функций синуса и косинуса, содержащее п-разрядный входной регистр (где п - разрядность аргумента), сумматор по модулю два, блок управления, блок памяти функции и блок памяти приращений, причем выход о-го разряда входного регистра соединен с первым входом сумматора по модулю два и является выходом знака синуса устройства, выход (о)-го разряда входного регистра соединен с первым входом блока управления и со вторым входом сумматора по модулю два, выход которого является выходом знака косинуса устройства, введены (о)-разрядный сумматор по модулю дна, первый, второй.и третий блоки памяти частных произведений, первыйи второй сумматоры частных проиэведений и сумматор функции, причем выходы (и)-х младших разрядов входного регистра соединены с первымивходами соответствующих разрядов(и)-разрядного сумматора по модулю два, вторые входы которых соеди.нены с выходом блока управления, второй вход которого соединен с входомустройства, выходы старших разрядов(и)-разрядного сумматора по модулю два соединены с адресными входамиблоков памяти функции и приращений,выходы средних разрядов - с первымиадресными входами первого и третье,го блоков памяти частных произведений, выходы младших разрядов - спервыми адресными входами второгоблока памяти частных произведений,:вторые адресно.з входы первого и второго блоков памяти частных произведений соединены с выходами старшихразрядов блока памяти приращений,выходы младших разрядов которого соединены со вторыми адресными входамитретьего блока памяти частных произведений, причем выходы второго итретьего блоков частных произведенийсоединены соответственно с первымии вторыми входами первого сумматорачастных произведений, выходы первогоблока памяти частных произведенийи первого сумматора частных произведений соединены соответственно с пер.выми и вторыми входами второго сумматора частных произведений, выходы которого соединены с первыми входамисумматора функций, вторые входы которого соединены с выходами блокапамяти функций, выходы сумматорафункций соединены с выходом устройства. 40На чертеже представлена блок-схема устройства,Устройство для вычисления функцийсинуса й косинуса содержит регистр 1входной, сумматор 2 по модулю два, 45блок 3 управления, блок 4 памятиФункции, блок 5 памяти приращений,(и)-разрядный сумматор б по модулю два, блоки 7-9 памяти частныхпроизведений, сумматоры 10 и 11 частных произведений, сумматор 12 функции, вход 13 устройства, выходы стар.ших 14, средних 15 и младших 16 раз-рядов (и)-разрядного сумматора помодулю два, выходы старших 17.имладших 18 разрядов блока памятиприращения.Устройство работает следующимобразом.Вычисление функций синуса и косинуса производится в диапазоне изменення кода угла сС от О до 360 ф и основано на использовании кусочнолинейной аппроксимации. При этомпри вычислении функций синуса и косинуса используют тригонометричес кие формулы приведения, поэтому ниже будем рассматривать работу уст. ройства при вычислении функции синуса.Для вычисления функции синуса диапазон изменения кода угла сС разбивается на 2 одинаковых интервалов. Левую границу каждого интервала назовем узлом и значение кода угла в узле обозначим с(,у значение функции в узле обозначим ь 1 и с 6 зл, приращение значения функции на каждом интервале обозначим Ьь 1 ио 1 Тогда вычисление функции синуса может быть выполнено по формуле31 ий:51 ий.,у +(ьэи д.уел)(6 а(пл) (1)Если заданный код угла об содержит и разрядов, то и-ый и (и)-й разряды определяют квадрант, в котором вычисляется функция, щ-разрядов (с ипо и-в) определят номер интервала внутри квадранта, которому принадлежит угол оЕ, а остальные (ц+1) младшие разряды определят положение заданного кода угла внутри ин,тервала (щ, 9, 2 - количество разрядов, соответствующих выходам 14, 16 и 17 (и)-разрядного сумматора по модулю два).В блоке 3 управления Формируется управляющий сигнал А, поступающий на второй вход (и)-разрядного сумматора по модулю два 6. Управляющий сигнал А формируется в соответствии с выражениемА = ВиаЧ 8 Ла, (2)где В - признак функции, поступающий на второй вход блока 3 управления, 8=1 при вычислении функции синуса;а - значение (и)-го разрядаИ кода угла.Блок 3 управления в соответствии : выражением (2) реализует двоичную функцию равнозначности и может быть реализован последовательным включением сумматора по модулю два и инвертора.Выходы (и)-х младших разрядов входного регистра 1 через (и)-разрядный сумматор по модулю два б поступают на адресные входы блоков 4, 5, 7, 8 и 9 памяти. При этом, если управляющий сигнал А 1, т.е. всоответствии с тригонометрическими формулами приведения вычис-ляется функция косинуса, на адресные вхо,л блоков 4,5,7, 8 и 9 памяти поступает обратный код угла, а если А=О (при вычислении функции синуса), на адресные входы блоков 4, 5, 7, 8 и 9 памяти поступает прямой код угла.(и)-разрядного сумматора по модулю.два б определяют 2 интерваловразбиения кода угла и поступают наадресные входы блоков 4 и 5 памяти.В блоке 4 памяти хранятся 2 фф значений функции синуса в узлах, т.е. значения з 1 п(э. В блоке 5 памяти хранятся приращения значений Функциисинуса на каждом из 2" интервалов,т.е. значения дз 1 пс(.При подаче гп10старших разрядов на адресные входыблоков 4 и 5 памяти на выходах блоков 4 и 5 памяти цоявляются с задержкой, определяемой временем переходных процессов,. кбды значений в 1 п о(у 15и Ьз 1 по( , Код значения приращения(Ьв 1 п Аъэ ) разбит на две группы:выходы 17, содержащие 9 старших.разрядов, и выходы 18, содержащие Гмладших разрядов, 20Выходы 15, содержащие О среднихразрядов,и выходы 16,содержащиемладших разрядов (и)-разрядногосумматора по модулю два б определяют положение заданного угла оЬ внутри интервала, т.е. (с 1+с)-разрядовопределяют значение члена (с(- о(у 1)в выражении (1),Тогда второй член сумгы в выражении (1) может бить представлен в 30виде(4)Так как последний член выражения (4 ) меньше единицы младшего разряда 45 кода угла оЬ, то без существенного увеличения погрешности им можнопренебречь, т,е.(б) Все частные произведения КК К Х и К К т.е. таблицы частных пройэведения, хранятся в первом 7, втором 8, третьем 9 блоке памяти част ных произведений соответственно. При подаче К , Кс, КЕ и К на соответствующие аРдресные входй первого 7, второго 8, третьего 9.,блоков памяти, на, выходах блоков памяти с задержкой,60 определяемой длительностью переходных процессов, появляются соответствующие частные произ-. ведения. Второй член выражения (5 ) вычисляется на первом сумма торе частных произведений 10, на пеовые и вторые входы которого поступают частные произведения кгк и К К с выходов блоков 8 и 9 памяти, Целиком выражение (5 ), т.е. второй член выражения (1 ), вычисляется.на втором сумматоре 11 частных произведений, на первые и вторые входы которого поступают частные произведения К К с выхода блока 7 памяти и второй ф член выражения (5 ) с выхода первого ,сумматора частных произведений 10, сдвинутый на с-разрядов вправо (для учета множителя 2 Ъ) . Сдвиг вправо произгодится монтажно.Значение Функции синуса или косинуса снимается с выходов сумматора 12 функции.Если принять и 16, п 6, с 1 1 4 разрядам, то ошибка вычисления функ-ции синуса составляет Сг =5 10.Быстродействие устройства определяется максимальным временем переходных процессов в элементах и составляет для современной технологии 600 нс,Дополнительным преимуществом предлагаемого устройства, по сравнению с известным, является простота реализации, так как оно содержит всего элементы четырех типовг регистры, сумматоры по модулю два, блоки памяти, выполненные на постоянных запоминающих устройствах, и комбинационные сумматоры.Формула изобретенияУстройство для вычисления функ-: ций синуса и косинуса, содержащее и-разрядный входной регистр (где и - разрядность аргумента ), сумматор по модулю два, блок управления, блок памяти Функции и блок памяти приращений, причем выход и-го разряда входного регистра соединен с первым входом сумматора по модулю два и является выходом знака синуса устройства, выход (и)-го разряда ;входного регистра "оединен с первым входом блока управления и с вторым входом сумматора по модулю два, выход которого является выходом знака косинуса устройства, о.т л и ч а ю щ е е с я тем, что, с целью повышения точности вычисления функций, в него введены (и)-разрядный сумматор по модулю два, первый, второй н третий блоки памяти частных произведений, первый и второй сумматоры частных произведений и сумматор Функции, причем выходы (и)-х младших разрядов. входного регистра соединены с первыми входами соответствующих разрядов (и)-разрядного сумматора но модулю два, вторые входы которых соединены с выходом блока управления, второй вход которого соединен с входом устройства, выходы старших разрядов (и).-.разрядгого сум матора по модулю два соединены с ад"1003081 Филиал ППП "Патен г,ужгород,ул.Прое ресными входами блоков памяти Функцийи приращений, выходы средних разрядов - с первыми адресными входамипервого и третьего блоков памятичастных произведений, выходы младшихразрядов . - с первыми адресными входами второго блока памяти частныхпроизведений, вторые адресные входыпервого и второго блоКов памяти частных произведений соединены с выходами старших разрядов блока памяти приОращений, выходы младших разрядов которого соединены с вторыми адресными входамитретьего блока памятичастных произведений, причем выходывторого и третьего блоков частных 15произведений соединены соответственнос первыми и вторыми входами первого сумматора частных произведений, выходы первого блока гамяти частных произведений и первого сумматора частных произведений соединены соответственно с первыми н вторыми входами второго сумматора частных произведений, выходы которого соединены с первыми входами сумматора функций, вторые входы которого соединены с выходами блока памяти Функций, выходы сумматора функций соедииены с выходом устройства.Источники информации, принятые во внимание при экспертизе1, Авторское свидетельство СССР Р 419896Кл. С 06 Г 7/548, 1971.2. Авторское свидетельство СССР Р 723583, кл, С 06 Г 7/548, 1977 (прбтотип.),