Устройство фазирования бинарного сигнала — SU 1075431 (original) (raw)
(19) ОИ аг 4 щИЯ ОПИ НИЕ ИЗОБРЕТОМУ СВИДЕТЕЛЬСТВУ К АВТОРСН 18-09(54) (57) 1.УСТР БИНАРНСГО СИГНА следовательно с генератор, блок другим входам к един упра торо ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ Бюл. Р 7евичрадиотехнический инсти,662(088.8)рское свидетельство СССРН 04 2 7/02, 1977.кое свидетельство СССРН 04 В 3/46, 2973 ИСТВО ФАЗИРОВАНИЯ, А, содержащее поенные опорныйвления, к двуго подключеныМ выходы реверсивного счетчика, дели.тель частоты и фазовый дискриминатор, причем к управляющему входуисключения реверсивного счетчикаподключен инверсный выход последнего разряда делителя частоты, о т -л и ч а ю щ е е с я тем,что, сцелью повышения помехоустойчивостиустройства, прямой выход последнегоразряда делителя частоты подключен к управляющему входу добавленияревЕрсивного счетчика, к счетномувходу которого подключен выход фазового дискриминатора, к управляющему входу высокочастотного сигнала которого подключен выход высо"кочастотного сигнала опорного генератора.1075431 2. Устройство по п.1,.о т л и ч а ю щ е е с я тем, что фазовый дискриминатор состоит иэ последова-. тельно соединенных цифрового интегратора сосбросом, блока ключей и блока определения абсолютного значения рассогласования, управляющий вход высокочастотного сигнала которого объединен с соответствующим входом цифрового интегратора со сбросом, сигнальный вход которого является сигнальным входом Фазового дискриминатора, управляющий вход блока ключей объединен с установоч- ным входом цифрового интегратора со. сбросом через элемент задержки и является управляющим входом тактовогоВ . сигнала а выход блока. определения абсо- лютного значения рассогласования явля, ется выходом фазового дискриминатора. Изобретение относится к технике связи и может быть использова"но для тактовой синхронизации систем передачи цифровой информации.Известно устройство, содержащее 5 последовательно соединенные генератор, блок управления, делитель частоты, фазовый дискриминатор.и счетчик усреднения, выходы которого соединены с другими входами блока 1 О управленияпри этом второй вход Фазового дискриминатора соединен с входной шиной, а дополнительный вход подключен к выходу генератора Я, 15Недостатком устройства является низкая помехоустойчивость и значительное время вхождения в синхронизм при малых отношениях сигнал/ помеха. 20 Наиболее близким техническим решением к предлагаемому является устройство фаэирования бинарного сигнала, содержащее последователь- ,25 но соединенные опорный генератор, блок управления, к двум другим входам которого подключены выходы реверсивного счетчика, делитель частоты и фазовый дискриминатор, при чем к управляющему входу исключения реверсивного счетчика подключен инверсный выход последнего разряда делителя частоты, выход опорного генератора подключен к управляющему 35 входу добавления,а сигнальный вход фазового дискримйнатора объединен с соответствующим его входом через блок выделения символов 12 . 3, Устройство по п.2, о т л и ч а ю щ е е с я . тем, что блок определения абсолютного значения.рассогласования состоит из последовательно соединенных реверсивного счетчика, дешифратора и ключа, выход которого соединен со счетным входом реворсивного счетчика и является выходом блока определения абсолютного значения рассогласования, вход ключа является управляющим входом высокочастотного, сигнала, причем выходы последнего разряда реверсивного счетчика подключены к соответствующим управляющим входам реверсивного счетчика, установочные входы разрядов которого являются входами блока определения абсолютного значения рассогласования. Однако данное устройство не отличается высокой помехоустойчивостью.Цель изобретения - повышение помехоустойчивости устройства,С этой целью в устройстве фазироания бинарного сигнала, содержащем последовательно соединенные опорный генератор, блок управления, к двум другим входам которого подключены выхОды реверсивного счетчика, делитель частоты и фазовый дискриминатор, причем к управляющему входу исключения реверсивного счетчика подключен инверсный выход последнего разряда делителя частоты, прямой выход последнего разряда делителя частоты подключен к управляющему входу добавления реверсивного счетчика, к счетному входу которого подключен выход фазового дискриминатора, к управляющему входу высокочастотного сигнала которого подключен выход высокочастотного сигнала опорного генератора. При этом фазовый дискриминатор состоит из последовательно соединенных . цифрового интегратора со сбросом, блока ключей и блока определения абсолютного значения рассогласования, управляющий вход высокочастотного сигнала которого объединен с соответствующим входом цифрового интегратора со сбросом, сигнальный вход которого является сигнальным входом фазового дискриминатора, управляющий вход блока ключей объединен с установочным входомцифрового интегратора со сбросомчерез элемент задержки и являетсяуправляющим входом тактового сигнала,а выход блока определения абсолют-.ного значения рассогласования является выходом Фазового дискриминатора.Кроме того, блок определенияабсогютного значения рассогласования состоит из последовательносоединенных реверсивного счетчика, 1 Одешифратора и ключа, выход которогосоединен со счетным входом реверсивного счетчика и является. выходомблока определения абсолютного значения рассогласования, вход ключа 15является управляющим. входом высокочастотного сигнала, причем выходыпоследнего разряда реверсивного счетчика подключены к соответствующим .управляющим входам реверсивного счет чика, установочные входы разрядовкоторого являются входами блокаопределения абсолютного значениярассогласования.На фиг.1 представлена стРУктУРная электрическая схема устройстваФазирования бинарного сигнала; нафиг.2 - временные диаграммы, поясняющие работу устройства.Устройство содержит опорныйгенератор 1, Фазовый дискриминатор2, реверсивный счетчик 3, блок 4управления, делитель 5 частоты,причем Фазовый дискриминатор 2 содержит цифровой интегратор б со сбросом,состоящий из инвертора 7 и реверсивного счетчика 8, блока 9 ключей, элемента 10 задержки и бло ка 11 определения абсолютного значения рассогласования, состоящегоиз реверсивного счетчика 12, дешифратора 13 и ключа 14.1Процесс Формирования дискриминационной характеристики иллюстрируется временными диаграммами, пРед" 45ставленными на Фиг.2 для случаев,когда входной и опорный сигналысинфазны (1), входной сигнал по.Фазе отстает от опорного (11), входной сигнал по фазе опережает опор"ный (2 О.Устройство Фаэирования бинарногосигнала работает следующим образомВходная квантованная смесь сигнала н шума в виде бинарного сигнала(Фиг 2 а) поступает на управляющиевходы реверсивного счетчика 8 и не-посредственно на вход добавления ичерез инвертор 7 на вход исключений(либо наоборот). Реверсивный счетчик 8 с инвертором 7 производятцифровое интегрирование полупосылок входного сигнала. На его счетный вход с этой целью подается последовательность высокочастотных 65 импульсов частоты заполнения с выхода опорного генератора 1. Интервал интегрирования элементов входного сигнала задается опорным сигналом частоты 2 Е, где Ео - тактовая частота входного сигнала, осуществляя импульсами, следующими с частотой Ед (фиг.28), запись состоянияреверсивного счетчика 8 через блокключей 9 и блок 11 определения абсолютного значения рассогласования.Установка реверсивного счетчика. 8в нулевое состояние производитсятакими же;импульсами (Фиг.25), задержанными элементом 10 задержкина время, обеспечивающее надежнуюзапись кода .реверсивного счетчика 8в блок 11 определения абсолютногозначения рассогласования, которыйработает следующим образом.Если число, накопленное в цифровом интеграторе 6 на длительности полупосылки, отрицательное, знаковый триггер реверсивного счетчика 12находится в единичном состоянии,при этом на управляющий вход добавления с прямого выхода знакового триг" гера подается разрешениеПри положительном накопленном числе энаковый триггер находится в нулевом состоянии, и разрешение подается на вход исключения. Нулевое состояние реверсивного счетчика 12 определяется дешифратором 13, который запрещает прохождение счетных высокочастотных импульсов на вход реверсивного счетчика 12 при нулевом коде н разрешает прохождение их при любом другом состоянии посредством ключа 14.Таким образом, на вход реверсивного счетчика 12 блока 11 определения абсолютного значения рассогласования поступает после записи .кода в его разряды число импульсов, равное абсолютному значению числа, соответствующего занесенному коду, после чего вход реверснвного счетчика 12 закрывается иостается в закрытом состоянии доочередной записи через интервал времени, равный длительности полупосылки.Поскольку вход реверсивного счетчика 12 соединен с входом реверсив.-.ного счетчика 3, то на счетныйвход последнего также поступает число импульсов, равное модулю числа,записанного в реверсивный счетчик 12и соответствующего интервалу напряжения входного сигнала на длительности полупосылки, Разность интегралов вычисляется с помощью ревер" сивного счетчика 3, осуществляющего также усреднение. результата. Науправляющие входы реверсивного счетчика 3 подается меандровый сигнал тактовой частоты с прямого и ин1075431 Подписное ектная, 4 ВНИИПИ Заказ 519/51 ТиРаж 635юю ю юе ю аВ ю ю ю ю ю ю 1 В 4 Ф Филиал ППП "Патентф, г. ужгород, ул версного выходов последнего разряда делителя 5 (Фиг.2,), Таким образом, в течение первого полу- такта производится добавление импульсов (Фиг.23), поступающих на счетный входреверсивного счетчика 3, а в течение второго полутакта - исключение импульсов (фиг.2 е). Если опорный сигнал синфазен с входным сигналом (1), число импульсов добавления (Фиг.2) равно числу им" 10 пульсов исключения (Фиг.2 е).Если возникает фаэовое рассогласование между тактовыми точками опор" ного меандрового сигнала и входной последовательностью, смена зна ка входной последовательности происходит в интервале интегрирования нечетных (11 ) либо четных (1 И) полупосылок входной последователь,ности, в результате чего возрастает 20 число импульсов добавления(фиг.2,111 г), либо исключения (фиг. 2 11 е ), что приводит к переполнению реверсивного счетчика 3 и появлению сигнала коррекции на соответствующем выходе., С помощью блока 4 управленияпроизводится добавление импульсовв импульсную последовательностьопорного генератора 1 или исключение и следовательно дискретноеизменение Фазы опорного генератора 1,Формируемое делителем 5 частоты.Импульсы границ полупосылок,определяющие интервал интегрирования,35сгимаются либо с импульсного выхода предпоследнего разряда делите- ля 5 частоты при построении последнего на счетных триггерах из элементов И, ИЛИ, НЕ, либо формируются с помощью дешифраторов.Предлагаемое техническое решение выгодно отличается от известного более высокой помехоустойчивостью.,Если учесть, что вероятность ошибки на символ при Флуктуационной помехе определяется выражением= -Ь-Ф(Ч)3 ф1а 2."где ср- Функция Крампа;а яеос = - - отношение сигнал/помеха наП,входе устройства, дисперсия фазы опорного сигнала и математическое ожидание Фазы синхросигнала с учетом ошибки в определении знака символа обратно пропорциональны величине Ф(ц) для известного .устройства,, Предлагаемое устройство по сравнению с известным позволяет уменьшить величин Флуктуационной ошибки в 1/ Ф(Ч) .раз, а величину динамической ошибки - в 1/Ф(с 1) разДля отношения сигнал/помеха, равного единице, эти величины соответственно равны 1,21 и 1,46. При меньших отношениях сигнал/помеха достигается более существенный выигрыш,Кроме того, предложенное устройства лишено недостатков, присущих известному, связанных с асимметрией дискриминационной характеристики.