Устройство согласования логических элементов с линией задержки — SU 1152081 (original) (raw)

СОЮЗ СОВЕТСНИХсссссссссии сникРЕСПУБЛИК 4(ц Н 03 К 5/159 е . ъ. иАс. ОПИСАНИЕ ИЗОБРЕТЕНИЯн АВТсиснсису ВВссВВтВВьстсу 1.ОСУДЮф 9 ТВЕННЫЙ НОМИТЕТ ССОРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТЮ(56). 1, Справочник по интегральнымиияросиемамс Под ред. Б.В. Тарабрина,М "Энергия", 1981, с 609, рнс.5-65.2. рм же,с. 664, рис. -129.(54)(5) УСТРОЙСТВО СОГЛАСОВАНИЯЛОГИЧЩРВ ЭЛЕМЕНТОВС ЛИНИЕЙ ЗАДЕРЗЕИ содержащее первый резистор,лодклв 1 енный между ниной основногоистФацра питания и выходом входного логнческосго элеиента, второй резистор, подключенный одним выводом к .концу внии задержки, и к входу вы".ходиогр логического элемента,. и об" ви ылавз Д щую ищну, о т л н ч а ю щ е е с я тем, что, с целью повыпения помехоустойчивости, в него введены дополнителЬный источник питания, два транзистора разного типа проводимости третий резистор, при этом дру гой вывод второго резистора подключен к пине основного источника питания, эмнттер первого транзистора со единев с выходом входного логического элемента, коллектор второго транзнстора подключен к входу линни задержки, первая пина дополнительного источника питания подключена к третьему резистору,.другой вывод й которого соединен с коллектором первого транзистора нэииттерои второго транзистора, а вторая пина дополнительного источника питания к базамобоих, транзисторов и общей пине.Изобретение относится к автомати-ке и вычислительной технике н предназначено для реализации логическихузлов, обеспечивающих сдвиг сигналов, 5Известно устройство согласованиялогических элементов с коаксиальнойлинией задержки, содержащее входнойлогический элемент, выход которогочерез первый резистор подключен к 10выводу второго резистора, соединенного другим выводом с шиной питанияи к входу коаксиальной линии, выходкоторой подключен к входу выходногологического элемента 111,15Недостатком этого устройства является отсутствие согласования по выходу коаксиальной линии.Наиболее близким к изобретениюпо техническоЯ сущности являетсяустройство согласования логическихэлементов с линией задержки, содержащее первый резистор, подключенный между шиной основного источника питанияи выходом входного логического элемента, соединенного с входом линии задержки, второй резистор, подключенный одним выводом.к концу линии задержкии к входу выходного логического элемента, а другим - к нулевой шине 2 .Недостатком известного устройстваявляется низкая помехоустойчивость,вызванная неполным согласованием линии задержки, из-за разброса параметров линии задержки и резисторов, и наличия отраженных сигналов в линии.Цель изобретения - повышение помехоустойчивости устройства.Поставленная цель достигается тем,что в устройство согласования логических элементов с линией задержки,содержащее первый резистор, подключенный между шиной основного источника питания и выходом входного логического элемента, второй резисторподключенный одним вывоДом к концу45линии задержки и к входу выходногологического элемента, и общую шину,введены дополнительный источник питания, два транзистора разного типапроводимости, третий резистор, приэтом другой вывод второго резистораподключен к шине основного источникапитания, эмиттер первого транзисторасоединен с выходом входного логического элемента,коллекторвторого тран 5 Зэистора подключен к входу линии задерж.ки,первая шина дополнительного источника питания подключена к третьему Резистору, другой вывод которого соединен с коллектором первого транзистора и эмиттером второго транзистора, авторая шина дополнительного источникапитания - к базам обоих транзисторов иобщей шине.На фиг. 1 приведена электрическаясхема предлагаемого устройства; нафиг. 2 - диаграммы, поясняющие его работу.Устройство согласования логических элементов с линией задержки содержит первый 1 и второй 2 резисторы,первый транзистор 3 (р-и-р типа), коллектор которого соединен с эмиттером второго транзистора 4 (Ь п типа) и с одним выводом третьего резистора 5, а эмиттер соединен с выходом входного логического элемента 6 и одним выводом первого резистора 1. Коллектор транзистора 4 соединен с входом линии 7 задержки, выход которой соединен с входом выходного логического элемента 8 и одним вы-водом второго резистора 2, другой вывод которого соединен с другим выводом первого резистора 1 и с шиной 9 источника питания, базы обоих транзисторов 3 и 4 соединены между собой н подключены к общей шине 10 и второй шине дополнительного источника 11 питания, первая шина которого соединена с другим выводом третьего резистора 5.Для обеспечения работоспособности схемы должны выполняться определенные требования к значению резисторов 1 и 5 и напряжению дополнительного источника 11 питания.По величине резистор 5 должен соответствовать волновому сопротивлению линии задержки, что необходимодля ее согласования по входу. Во время передачи сигнала через линию задержки данный резистор подключаетсяк ее началу через открьггый транзистор 4, сопротивление которого врежиме нась 6 цения очень мало. Для обеспечения режима насыщения этого транзистора напряжение дополнительного источника питания 11 должно быть больше напряжения питания логических элементов. Резистором 1 задается величина тока эмиттера транзистора 3, работаЬЩего в режиме насыщения. В таком режиме транзистор находится при. выпбпненин следующего условия:где К - сопротивление резистора 1;Е, - напряжение питания, поступающее на шину 9,Е - напряжение питания дополнительного источника 11;Окй- соответственно напряжениенасыщения и коэффициент 10усиления транзистора 3;Кг - сопротивление резистора 5.Устройство согласования работает следующим образом.В исходном состоянии на выходе 15 логического элемента 6 удерживается уровень логической "1", в результате чего транзистор 3 открыт за счет протекания тока эмиттера от шины 9 питания через резистор 1. Ток коллек тора этого транзистора протекает через резистор 5 к дополнительному источнику питания 11. Транзистор 3 работает в режиме насыщения, благодаря чему на его коллекторе уста навливается напряжение, близкое к нулевому, удерживающее. транзистор 4 в закрытом состоянии. При этом на вход элемента 8 поступает сигнал логической " 1", близкий к напряжению 30питания (фиг. 2).При появлении на выходе логического элемента 6 логического "0" транзистор 3 закрывается, в связи с чем , через резистор 5 начинает протекать ток от эмиттера транзистора 4, вызывая его открывание. На коллекторе этого транзистора, работающего также в режиме,насьдцения, устанавливаетсянизкое напряжение, соответствующее 40Пэй Пки фгде Си К - соответственно входное напряжение и напряжение насыщенияна коллекторе транзистора 4. Ток коллектора транзистора 4 определяется резистором 2, соответствующим волновому сопротивлению линии задержки. При использовании линии за держки с волновым сопротивлением 600 Ом ток коллектора при напряжении питания 5 В равняется примерно 8 мА, При таком токе коллектора выпускаемые промышленностью транзисторы 55 имеют ц р йе менее 0,6 В, а Бк не более 0,2 В. В предлагаемой схеме на эмиттере транзистора 4 относительно нулевой шины 10 действует отрицательное напряжение, поэтому и напряжение на его коллекторе в открытом состоянии также отрицательное и имеет величину не менее 0,4 В Й с -0 ) .В связи с этим уровень логического "0" на выходе транзистора 4 и входе элемента 8 удерживается на уровне минус 0,4 В.Таким образом, в предлагаемой схеме допустимая амплитуда помех на уровне логических "1" и "0" соответственно составляютФактическое же максимальное значение помех иэ-за наличия отраженныхсигналов в линии задержки находитсяв пределах 1 В (207 от амплитуды сигнала), что ниже допустимого значениякак науровне логической "1",так и науровне логического "0".Это говорит о том,что в предлагаемом устройстве помехоустойчивость является гарантированной .В качестве известного рассматривают устройство, где уровень логической "1" при неблагоприятных сочетаниях параметров элементов составляетмин гмин7"1 макс "гмин (1)где Е - минимальное напряжение пимиитания (58-1 ОХ4,5 В);К - максимальное значение пермаксвого резистора;К ,= 4700 м + 5 Х = 493 Ом;К- минимальные значение втогеинрого резистора,Кмин = 6800 м - 57.646 Ом,Подставив исходные данные в формулу (1), получим П 1 = 2,5 В.Уровень логического "0" П на вхгде выходного логического элементаопределяется статическим уровнемлогического "0" на выходе входногологического элемента. По техническимусловиям на логические элементы ТТЛЦ( 1= 0,4 В (максимальное значение).Допустимый нижний уровень логичес(лкой " 1 " Ш,ьод ) и максимальный уровень логического "0" (П) , при кот орых обеспечивается устойчивая работа элементов ТТЛ , составляют соответственно 2 , 4, В и О , 8 В ( ТУ на микро"схемы 1 33 ЛАЗ Иб /Иб 3 , . 088 . О 23 ТУ 7) .Поэтому допустимый уровень помех навходе элемента , подключаемого к линии задержки , в рассматриваемой схемесоставляет1152081 ФФ 1, Оф- О2,5-2,4О,1 В, ного логического элементане гарантию;Ьц 1 0- Ю 0,80,40,4 В. руется, а на уровне логического "0"Фактический уро 11 нь;помех нри нс- по помехоустойчивости элемент работа" пользовании реацьнф линии эадераки ет в предельном рехиме. типа ИПЗ (ЭРО.2 ц 6 Д 17 ТУ) иэ-эа 3 Таким обраэом, суаествецнВвю пре 1 цуналичия отразенньи сигналов достига- арестном предлагаемого устройства цц ет 203 от амплитуды 0"1 сигнала, сравнению с иэвестнвн является гарант.е. 0,5 В. тированная помехоустойчивость, энаЧИ"Это оэначает, что на уровне логи" тельно превыааащая помехоустойчивоещь ,.ческой "1" помехоуСтойчивость выход ф известного устройства.У

Смотреть

Устройство согласования логических элементов с линией задержки