Устройство для деления — SU 1658149 (original) (raw)
(51) 5 0 п,( ) ) м ПИСАНИЕ ИЗОБРЕТЕНИЯ ТОРСКОМУ СВИ ЬСТВУ ГОСУДАРСТВЕ ННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(21) 4709020/24 (22) 22,06.89 (46) 23,06.91. Бюл. М. 23 (71) Одесский политехнический институт (72) А.В. Дрозд, Е.Л. Полин, Е,В. Беликова и Ю.В. Дрозд (53) 681.325(088,8) (56) Авторское свидетельство СССР М 1481746, кл. О 06 Г 7/52, 1987,Авторское свидетельство СССР М 1490675, кл, 6 06 Г 7/52, 1987. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычиг лительной технике, Целью изобретения является расширение области применения устройс. ва за счет выполнения операции деления чисел на константу типа (2 -1), Делена е осуществляется в соответствии с урэенснием А=2 Х+Х, где Х - частное. Устройство содерГ жит регистр 1, принимающи делимое А, сумматор 3, вычитаащий в догтльительном коде из делимого Л результат, с,вину тый на Гразрядов в сторону м.,адши. разрядов, задержанных на такт на промежуточном регистре 2. Первоначально регистр 2 обнуляется, Со старших и младших выходов сумматора 3 снимается код Х 1 частного и 1 младших разрядов кода Х 2 остатка соответственно. При значению остатка меньше с процесс вычисления завершается не более чем эа и/1+1 тактов, Промежуточный регистр 2 на последующих тактах подтверждает на выходах значение кода Х 1 частного. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 принимает нулевое значение, поступающее в качестве старшего разряда остатка Х 2, При значении остатка, равном г, на выходах сумматора 3 через и/1+1 тактов генерируется последовательность двух значений: с недостатком - искомая величина кода Х 1 и единичные младшие разряды кода Х 2; с избытком - код Х 1+1 и нулевые младшие разряды кода Х 2, Счетчик 4 отсчитываетп/Ц+1 тактов работы устройства, после чего устанавливает на выходе нулевое значение, останавливающее счет по входу разрешения счета. На выходе элемента И-НЕ 6 устанавливается нулевое значение, запрещающее прием информации в промежуточный регистр 2. 2 ил.Изобретение относится к вычислительной технике и может быть использовано варифметических блоках ЭВМ,Цель изобретения - расширение области применения путем выполнения операции деления чисел на константу типа (2+1),На фиг, 1 приведена структурная схемаустройства; на фиг, 2 - временные диаграммы.Устройство содержит регистр 1 делимого, промежуточный регистр 2, сумматор 3,счетчик 4, элемент ИСКЛ ЮЧАЮЩЕ Е ИЛИ5, элемент И-НЕ 6, элементы НЕ 7.1,7,пС+1, элементы И 8.18,ггруппы, вход 9 запуска устройства, вход 10 тактовых импульсовустройства, вход 11 делимого устройства,выходы 12 частного устройства и выходы 13остатка устройства.Работу устройства иллюстрируют временные диаграммы, представленные нафиг. 2,На вход 11 устройства поступает данное - п-разрядное двоичное число А, Эточисло записывается в регистр 1 делимого по 25сигналу, поступающему на синхровход регистра 1 делимого через вход 9 устройства.Одновременно этот сигнал приходит навход сброса промежуточного регистра 2, устанавливая его в нулевое состояние, и на 30вход установки счетчика 4,Получение искомого частного Х можно описать равнениемА/(2+1)=Х или А=2Х+Х, 35 из чего следует, что частное Х совпадает с делимым, сдвинутым на 1 двоичных разрядов в сторону младших разрядов, и при этом имеет место погрешность, определяемая значением Х и также выражаемая через де лимое А. Погрешность учитывается на сумматоре 3 путем вычитания в дополнительном коде из делимого А,сдвинутого на 1 разрядов в сторону младших разрядов результата и синхронизации операции сложения с ис пользованием промежуточного регистра 2, Для этого число А с выходов регистра делимого 1 подается на первую группу входов сумматора 3. Код со старших выходов сумматора 3 (с (+1)го по и-й выход) поступает 50 на информационные входы регистра 2, с выходов его разрядов код поступает на элементы НЕ группы, инвертируется и далее поступает на вторую группу входов сумматора 3 (с 1-го по (и+1)й вход). Промежуточ ный регистр 2 осуществляет прием информации по сигналам, поступающим на его синхровход через тактовый вход 10 устройства. На старшие входы второй группы входов сумматора 3 (с (и+2)го по и-й вход) и на вход переноса сумматора 3 поступает уровень логической единицы с единичной шины,Со старших входов сумматора 3 (с (Г+1)- го по и-й выход) снимается код Х 1 частного, а с С младших выходов сумматора 3 снимается Г младших разрядоу кода Х 2 остатка от деления на константу 2 +1 при целочисленном делении. При значении остатка, меньшем Р, процесс вычисления завершается не более, чем эа пИ+1 тактов, промежуточный регистр 2 в последующих тактах подтверждает на выходах значение кода Х 1 частного, Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5, сравнивающий младший разряд кода Х 1 на соседних тактах. принимает нулевое значение, поступающее на выход 13 устройства в качестве старшего ф+1)-го разряда остатка Х 2, а также на вход элемента И-НЕ б, разрешающего единичным значениям прохождение ь младших разрядов кода Х 2 через группу элементов И 8 на выходы 13,При значении остатка, равном 1 на выходах сумматора 3 через 1 пИ+1 тактов генерируется последовательность двух значений: с недостатком - искомая величина кода Х 1 и составленные из единиц гмладших разрядов кода Х 2 и с избытком - код Х 1+1 и нулевые младшие разряды кода Х 2, Счетчик 4 отсчитываетп/Ц+1 тактов работы устройства, после чего устанавливает на выходе, являющемся инверсным выходом заема, нулевое значение, останавливающее счет по входу разрешения счета, Это значение поступает также на третий инверсный вход элемента И-НЕ б, На первые два входа элемента И-НЕ б поступают единичные сигналы с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 (это означает, что остаток равен 2") и с первого выхода сумматора 3 (это означает, что на старших выходах сумматора 3 определена искомая величина кода Х 1). При этом на выходе элемента И - НЕ 6 вырабатывается нулевое значение, запрещающее дальнейший прием информации в промежуточный регистр 2 и обнуляющее код на выходах элементов И группы 8, а на выходах 12 и 13 устройства устанавливаются соответственно коды Х 1 частного и (+1)-разрядный остаток Х 2=1000,Счетчик 4 выполнен на микросхеме 155 ИЕ 7, его установочный вход соединен с входами приема информации через инвертор, информационные входы микросхемы подключены к двоичной константе )п/1+1, вычитающий вход и вход разрешения счета подключены к входам "-1" и "1" соответственно.Формула изобретения Устройство для деления, содержащее регистр делимого, промежуточный регистр, 1658149сумматор, группу элементов И, первый элемент НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы разрядов делимого устройства соединены с информационными входами соответствующих разрядов регистра делимого, выходы разрядов которого соединены с входами разрядов первого слагаемого сумматора, выходы 6 младших разрядов которого соединены с первыми входами элементов И группы соответственно, выходы которых соединены с выходами 1 младших разрядов остатка устройства, выходы разрядов с (1+1)-го по п-й сумматора (где п - разрядность делимого) соединены с информационными входами разрядов промежуточного регистра, о т л и ч а ю щ е е с я тем, что, с целью расширения области применейия путем выполнения опрации деления чисел на константу типа (2+1), устройство содержит счетчик, элемент И-НЕ, (и-) элементов НЕ, причем выходы разрядов промежуточного регистра соединены с входами с первого по (и-+1) элементов НЕ соответственно, выходы которых соединены с входами разрядов с первого по (п-+1)-й второго слагаемого сумматора, входы и-го и (и-+2) разрядов второго слагаемого которого соединены с входом переноса сумматора и входом логической единицы устройства, выход младшего разряда промежуточного регист ра соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с информационным входом младшего разряда промежуточного регистра, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10 соединен с выходом старшего разряда остатка устройства и с первым прямым входом элемента И - НЕ, второй прямой вход которого соединен с выходом младшего разряда сумматора, выходы разрядов с(1+1)-го по и-й 15 которого соединены с выходом частного устройства, вход запуска устройства соединен с входом сброса промежуточного регистра, с входом синхронизации регистра делимого и установочным входом счетчика, синхров ход которого соединен с синхровходом промежуточного регистра и с входом тактовых импульсов устройства, инверсный выход заема счетчика соединен с входом разрешения счета счетчика и инверсным входом 25 элемента И-НЕ, выход которого соединен свходом разрешения записи промежуточного регистра и вторыми входами элементов И группы.1658149 27 д гЮ Вх 9 дх. 70 11101 11011 11101 оых. ЗЛ 2 Вых э.Ф Вых. зл.5 Ьх. ЗЛ.7 111 007 010 010 Вых. 1 г дых. 13 Составитель Н,МаркеловаТехред М,Моргентал Корректор М,Шароши Редактор Н.Яцола Заказ 1713 Тираж 404 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Вых.ЗЛ,ЗСосломюгСчетчика 000 110 101 101 й 11 т 101 Ю 10110 З г 1 а