Одноразрядный сумм. атор — SU 409381 (original) (raw)
4093 Союз Советских Социалистицесюа РеспубликПИИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУЗависимое от авт. свидетельства ЛЪ -Заявлено 211972 ( 1741684/26-9)с присоединением заявки-Приоритет -Опубликовано ЗО,Х 1,1973, Б 1 оллетеньДата опубликования описания 26,1 Х,74 М.Кл. Н 03 с 19/О Гоеудврстввнный коинтвт Соввтв Миннотров СССР оо делам иэебрвтвнвй н откро 1 тнй, В, Сивобород и Г. В. Дитвинский аявите ОДНОРАЗРЯДНЫЙ СУММАТО-аул -,сл 1лоп 1 ческую фун третц 11 каска 20 а реалц Е, т. с. ренос, состоит пз сторах 27 - 52, вы- ункцню в с Изобретение относится к области радиотехники.Известные сумматоры 5 на МДП-транзисторах, построенные на логи 11 еск 11 х элементах с потенциальной структурой, не обладают значительным быстродействием, и при их использовании в последовательных арифметических устройствах требуется элемент задержки в цепи переноса информации в старший разряд.Известны логические элементы и элементы 1 памяти на ЧДП-транзисторах, отличающие. ся значительным быстродействием и позволяющие построить быстродействующие логические устройства, Но, поскольку система управл 51 стс 51 синхрониз 11 рующими импульсамн, 1 сумматор, выполненный на указанных элементах, реализует операцию сложения (пере;1 оса) за время, превышающее два такта илп равное им. Это в конечном счете уменьшает общее быстродействие по крайней мере в два раза. Повысить быстродействие можно, сократив число тактов, за которое реализуется операция сложени 51, до Одного.С целью повышения быстродействия в предлагаемом сумматоре выходы логических 2 схем для образования суммы соединены с нулевыми плечами триггера суммы, а вь 1 ход логической схемы образования пере:1 оса соединен с нулевым плечом триггера переноса.На фиг, 1 представлена схема предлагае мого сумматора; на фиг. 2 - временная диаграмма.Схема, реализующая сумму, состоит из первого, второго и третьего каскадов соответственно на транзисторах 1 - 6, 7 - 9, 10 - 15, охваченных обратными связями через транзисторы 16 - 19. Транзисторы 2 Г) - 26 являютС 51 ВХОДНЫМИ.За логическуюпр 11 нят уровень отрицательного напряжения и за логический 0 - уровень нулевого напряжения.Сигнал суммы формируется в соответствии с формулой 5 л ав+ ав=; -с,а,в Первый каскад реалнзуеЦШО1, = ав,- авг+с,"еГ -ававс.1,Транзисторы 7 - 9 второго каскауют логическую функцию ИЛИ -Ь = Г 5+Схема, реализующая пе первого каскада на транз 1 полняющего логическую фи второго каскада на транзисторах Л и 34, выполняющего роль инвертора.Транзисторы Зб - З 7 выполняют функцию управляемых обратных связей. Реализация переноса осуществляется в соответствии с формулои си =(в+ с) а, +вс,.Работа схемы осуществляется в соответствии с таблицей истинности,в, сд - 1 йо 0 0 1 0 1 О О 1 1 0 0 Х О 1 1 1 О 0 1 1 0 0 1 1 0 0 1 0 1 О 1 В качестве примера рассмотрена работа сумматора, когда а= 1, б = 1, с= 1.Предположим, что в исходном состоянии, до начала рабочего такта, напряжение на выходах схемы равно нулю, т. е, 5= О и Сл =О,Под тактом понимается время действия импульсов р 1 р 2 р причем импульс р, меньше по длительности и подан в противофазеимпульсам р 2, рзПри подаче на схему тактовых импульсов транзисторы 16 - 19, Зб - 37 запираются, что приводит к отключению обратных связей между каскадами.Напряжения с входов через открытые транзисторы 20 - 2 б поступают на входы схем формирования сигналов 5, и С,.Поскольку транзисторы б, 11 и 12 открыты, то напряжение на выходе первого и второго каскадов равно нулю, В конце первого такта транзисторы 1 б и 19 открываются, что приводит к подаче логического 0 на затворы транзисторов 7 и 9. Транзисторы 7 и 9 закрываются. Это обеспечивается 1 на выходе Я,т. е.5 л = 1Открытые транзисторы 28 - 32 обеспечивают нулевое напряжение на выходе первого каскада схемы формирования переноса. В конце первого такта открывается транзистор Зб, 10 и нулевое напряжение с первого, каскада передается на транзистор 34, что приводит к С= 1. На временной диаграмме по второму такту реализуется сумма и перенос, когда а=О, Ь=О,с=О.15 При других комбинациях входных сигналовработа схемы аналогична.При необходимости выходные, и входныесигналы могут быть проинвертированы обычным инвертором.20 При соответствующей коммутации переменойа, на а., на входе схемы формирования переноса сумматор выполняет функцию вычитателя.Предлагаемый одноразрядный сумматор 25 реализован на МДП-транзисторах, его можновыполнить в виде полупроводниковой и тсгральной микросхемы.Предмет изобретенияЗ 0Одноразрядный сумматор на МДП-транзисторах, содержащий две логические схемы для образования суммы, логическую схему образования переноса, два триггера суммы и триг гер переноса, отличающийся тем, что, с цельюповышения быстродействия, выходы логических схем для образования суммы соедияены с нулевыми плечами триггера суммы, а выход логической схемы образования переноса сое динен с нулевым плечом триггера переноса, 40938140938 Еи тавитель А. ХолаковТскрсд 3. Тараненко Корректор Н. А Подииии 1.1 ИИП 1 бл. тии. Костромского управления издательств, полиграфии и книжной. торгова Рсввктор Е. КарауловЗаказ 1806 11 зл. М 1111осунарствеипого комитпо делам изобрегенМосква, Ж-З 5, Раушс Тираж 768га Совета Министров Сй и открытийая иаб., н. 4/5