Устройство для распределения заявок по процессорам — SU 1798782 (original) (raw)
(5)5 ОСУДАРСТВЕ ННОЕ ПАТЕНТНОЕЕДОМСТВО СССРОСПАТЕНТ СССР) ОБРЕТЕН О Н ИДЕТЕЛЬСТ ВТОРСКОМ Изобретение относится к вычислитель- цессоров, блок 9 элементов И, блок 10 эленой технике и может быть использовано в ментов И, группу элементов И 11, группу многопроцессорных вычислительных систе- элементов 12 запрета, элемент И 13, генерамах при обслуживании потока заявок.тор 14 импульсов, элемент И 15, элемент 16задержки, триггер 17, одновибратор 18, элеЦелью изобретения является повыше- мент ИЛИ 19, элемент ИЛИ 20, элемент И ние достоверности обслуживания заявок за21, элемент И 22, элемент 23 задержки, элесчет их перераспределения при отказах ментИ 24,триггер 25,элемечтИЛИ 26,вход процессоров. 27 пуска устройства, сигнальный выход 28На чертеже показана структурная схема устройства, информационные входы 29 устустройства. ройства, информационные входы 30 регистУстрбйство содержит каналы 1, каждый ра отказа процессоров устройства, из которых включает е себя регистр 2, блок информационные выходы 31 устройства, 3 элементов И, элемент И 4 и элемент 5 группу выходов 32 готовности процессоров задержки,регистр 6 сдвига, регистр 7 готов- устройства и информационные входы 33 рености процессоров, регистр 8 отказов про- гистра готовности процессорое устройства,) 4ОО. (21) 4813434/24регистра сдвига, одновибратора, третьего (22) 11.04.90 элементаИЛИ; группы элементов запрета, (46) 28.02.93, Бюл.йр 8 . четырех элементов И, второго триггера, а в (72) В,Г,Попов и А.Х.Ганитулин каждом канале - элемента задержки и блока (56) Авторское свидетельство СССР элементов И, Устройство обеспечивает рас)ч. 1291982, кл. 0 06 Е 9/46, 1987. пределение потока заявок по свободнымАвторское свидетельство СССР процессорам в двух режимах. В одном из )ч. 1695302, кл. 0 06 Р 9/46, 1988 " нихпри отсутствии сигналов отказов от процессоров в соответствии с циклической дис- (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ циплиной обслуживания производится ЗАЯВОК ПО ПРОЦЕССОРАМпоиск свободного процессора посредством (57) Изобретение относится к вычислитель- регистра сдвига и передача в регистр одноной технике и может быть использовано в именногоканала поступившей заявки, Если многопроцессорных вычислительныхсисте- в процессе обслуживания заявки поступил мах при обслуживании потока заявок. Цель: сигнал отказа процессора, то производится изобретения - повышение достоверности. переход устройства в другой режим работы.обслуживания заявок за счет их перерасп- . В данном случае распределение поступивределенияприотказахпроцессоров. Новым шей заявки приостанавливается, а вместо в устройстве является использование двух нее свободному процессору передается заблоков элементов И, гфубпЮ-рл 4 ментов И, явка от отказавшего процессора, 1 ил, 1798782Устройство работает следующим образом,Исходное состояние устройства характеризуется тем, что регистры 2, 7, 8, триггеры 17 и 25 установлены в нулевыесостояния, а первый разряд регистра 6сдвига - в единичное(на чертеже не показано).Устройство обеспенивает передачу кодов заявок при их поступлении по входам 29исправным и свободным процессорам, атакже перераспределение выполняемых заявок при отказах процессоров,Каждый процессор принимает код заявки с выходов 31 из регистров 2 соответствующих каналов 1, В этих регистрахфиксируется код заявки, когда от соответствующего процессора поступает сигнал готовности по входу 33 в одноименный разрядрегистра 7. От каждого процессора мокетпоступить сигнал отказа по входам 30 в одноименный разряд регистра 8, Эти сигналыформируются только теми процессорами,которые прийяли на обслуживание заявкииз регистров 2 соответствующих каналов 1,Устройство работает в двух рекимах,В первом из них обеспечивается передача заявок, поступающих по входам 29, врегистры 2 каналов 1, для которых зафиксированы сигналы готовности от соответствующих процессоров в регистре 7, Поискготового к работе процессора производитсяв соответствии с циклической дисциплинойобслуживания посредством регистра 6сдвига.Во втором режиме при фиксации сигналов отказов от процессоров в регистре 8производится перераспределение выданных ранее заявок. Для обеспечения данногорежима код заявки сохраняется в соответствующем регистре 2 до поступления очередного сигнала готовности от одноименногопроцессора. В этом режиме возможны дваварианта работы устройства. Первый иэ ниххарактеризуется поступлением сигналов отказов от процессоров, когда подана очередная заявка на входы 29, а второй - когдасигналы отказов приходят при отсутствииновой заявки на входах 29,Устройство при отсутствии сигналов отказов от процессоров работает следующимобразсм,Работа устройства совместно с источником заявок организована по схеме "запросответ", исключающей потерю информации,Совместно с процессорами вычислительнойсистемы работа устройствааке организована по схеме "запрос-ответ",В качестве си нала запроса во взаимодействии с источником заявок используетсяПервым импульсом генератора 14, проходящим элементы И 15 и И 4 на вход разрешения записи регистра 2 первого канала, обеспечивается запись в этот регистр кода заявок с выходов элементов И 9, Затем задержанным импульсом с выхода элемента задержки 5 устанавливается в нулевое состояние первый разряд регистра 7 и через элементы ИЛИ 26, И 22 и ИЛИ 20 - в нулевое состояние триггер 17, Через некоторое время, определяемое элементом задержки 16, производится перемещение единицы в регистре 6 из первого разряда во второй. Время задеркки элементами задержки 16 и 5 выбирается, исходя из времени для надежной записи информации в регистр 2. 40 50 Единичный сигнал с нулевого выхода первого разряда регистра 7 (равно и для других разрядов) поступает на соответствующий выход 32 устройства. в качестве сигнала ответа, разрешающего считывание кода заявки с выходов 31 первого канала соответствующему и роцессору. единичный сигнал с нулевого выхода триггра 17, поступающий на выход 28 устройстваПо этому сигналу источник заявок выдавпотенциальный код заявки на входы 29 ус5 ройства в сопровождении импульсного сигнала пуска по входу 27, выступающего вкачестве сигнала ответа,Пусть вычислительная система содержит К процессоров и на данный цикл рас"0 пределения поступают две заявки, а врегистре 7 зафиксированы сигналы готовности от первого и К-го процессоров, Сигналыготовности являются сигналами запроса заявки на обслукивание, Остальные процессоры заняты обслуживанием заявок.Сигналами готовности от первого и К-го процессоров устанавливаются в нулевые состояния регистры 2 в соответствующих каналах1, Сигналом пуска с входа 27 в единичное20 состояние устанавливаются триггер 25 и через элемент ИЛИ 19 - триггер 17, По единичному сигналу с единичного выхода триггера17 открываются элементы И 9 и элемент И15.Триггер 25 в данном режиме не влияетна работу устройства, так как при отсутствии сигналов отказов в регистре 8 на выходеэлемента И 13 формируется единичный сигнал, которым открытыэлементы И 9 и эле 30 мент И 22 и закрыт по инверсному входуэлемент И 24.Так как первые разряды регистров 6 и 7установлены в единичные состояния; в первом канале 1 открыт элемент И 4 по первому35 и третьему входам,10 20 25 30 40 Едини льй сигнал с нулевого выхода-риггерл 17 запрашивает код очередной заявки.Источник заявок по этому сигналу выдает код очередной заявки и сигнал пуска.В дальнейшем устройство обеспечивает поиск свободного процессора, от которых зафиксированы сигналы готовности врегистре 7, с помощью регистра сдвига 6.После установки триггера 17 в единичное состояние импульсами генератора 14 свыхода элемента задержки 16 производится дальнейшее перемещение единицы в регистре 6, пока она не окажется в К-мразряде, В этом случае в К-м канале открывается элемент И 4, и работа устройствапроизводится аналогично рассмотреннойвыше,Единица из К-го разряда регистра 6 передается в первый его разряд, обеспечиваяновый цикл последовательного поиска свободного процессора,После завершения обслуживания заявки процессор выдает в устройство сигналготовности по соответствующему входу 33.Этим сигналом устанавливается в единичное состояние одноименный разряд регистра 7 и в нулевое - регистр 2соответствующего канала 1,Работа устройства при наличии сигналов отказов от процессоров заключается вследующем,Пусть после второго запроса заявки поступил сигнал отказа от 1-го процессора(1 К), причем, в системе на момент распределения заявок свободны первый и К-йпроцессоры, от которых зафиксированысигналы готовности соответственно в первом и К-м разрядах регистра 7,Работа устройства до момента поступления сигнала отказа от 1-го процессорааналогична рассмотренной выше, После поступления сигнала отказа от 1-го процессорав 1-й разряд регистра 8 на выходе элементаИ 13 формируется нулевой сигнал. Этим сигналом закрываются элементы И 9, И 21 и И22 и открываются по инверсным входам элементы И 10.и И 24.Отрицательным перепадом с выходаэлемента И 13 запускается одновибратор18, импульсом с выхода которого подтверждается единичное состояние триггера 17..Единичным сигналом с выхода 1-го разряда регистра 8 обеспечивается формирование единичного сигнала с выхода (1-1)-го.элемента запрета 12, которым открываетсяв 1-м канале 1 блок элементов И 3, При этомкод заявки с выходов регистра 2 1-го канала1 через открытые элементы И 10 и монтажноеИЛИ с выходами элементов И 9 подается на информационныт входрегистров 2 всех каналов 1.Запись этого кода производится в регистр 2 К-го канала 1, когда единица окажется в К-ом разряде регистра 6Задержанным импульсом с выхода элемента ИЛИ 26 через открытый по инверсному входу элемент И 24 нулевым сигналом с выхода элемента И 13 1-й разряд регистра 8 устанавливается в нулевое состояние через открытый 1-й элемент И 11,Так как триггер 25 остается в единичном состоянии, элемент И 21 закрыт, поэтому задержанный импульс элементом задержки 23 не оказывает влияние на состояние триггера 17, Время задержки элементом 23 выбирается, исходя из надежной установки в нулевое состояние разрядов регистра 8.Так как триггер 17 находится вединичном состоянии, на входах 29 сохраняется потенциальный код заявки, подлежащей распределению в очередном цикле, Перемещением единицы в регистр б обеспечивается поиск свободного процессора аналогично рассмотренному выше,. Рассмотрим работу устройства, когда сигнал отказа от 1-го процессора поступает во время ожидания поступления кода очередной заявки на входы 29. Работа устройства по распределению первой заявки в регистр 2 первого каналааналогичная рассмотренной выше,Госле поступления сигнала отказа от1-го процессора .отр цательным перепадом с выхода элемента И 13 запускается одновибратор 18, импульсом с выхода которого триггер 17 и через элемент ИЛИ 19 устанавггивается в единичное состояние. Триггер.25 остается в нулевом состоянии, единичнымсигналом с нулевого выхода которого открыт элемент И 21 по первому входу. Перемещением единицы в регистре 6производится поиск свободного процессора. Когда единица окажется в К-м разряде регистра 6, в К-м канале откроется элемент И 4, и код заявки с выходов регистра 2 1-го канала 1 через элементы И 3 этого канала и элементы И 10 запишется в регистр 2 К-го канала 1. Задержанным импульсом с выхода элемента ИЛИ 26 через открытый по инверсному входу элемент И 24 устанавливается в нулевое состояние 1-й разряд регистра 8, При этом на выходе элемента И 13 устанэвливается единичный сигнал, открывающий элемент И 21, Затем импульсом выхода элемента задержки 23 через элементы И 21 и ИЛИ 20 устанавливается в нулевое состояние триггер 17, так как триггер 25 находится в нулевом состоянии, 17 г 8 Х 210 15 20 30 35 40 50 В дальнейшем работа устройства производится аналогично рассмотренной выше.Если в регистре 8 приняты сигналы отказов от других процессоров, то после установки в нулевое состояние 1-го его разряда на выходе элемента И 13 удерживается ну левой сигнал, которым закрыт элемент И 21. При этом триггер 17 остается в единичном состоянии после К-го импульса генератора. Устройство начинает новый цикл распределения поиска свободного процессора, начиная с первого,Если же после последнего сигнала отказа, когда тритгер 17 установится в единичное состояние импульсом одновибратора 18, поступит сигнал пуска по предыдущему нулевому состоянию триггера 17, то триггер 25 установится в единичное состояние. При этом после передачи кода заявки от отказавшего процессора свободному и отсутствии сигналов отказов в регистре 8 задержанный импульс с выхода элемента задержки 23 не установит триггер 17 в нулевое состояние, так как элемент И 21 закрыт нулевым сигналом с нулевого выхода триггера 25. В дальнейшем производится поиск свободного процессора для заявки, находящейся навходах 29,В предложенном устройстве на основе анализа сигналов отказов при обслуживании полученных заявок процессорами производится перераспределение этих заявок свободным процессорам, Причем, эта задача выполняется с приостановкой распределения очередной заявки, поступившей нэ вход устройства,Формула изобретения Устройство для распределения заявок по процессорам, содержащее первый триггер, два элемента задержки, регистр отказа процессоров, регистр готовности процессоров, генератор импульсов, первый элемент И, два элемента ИЛИ и каналы, каждый из которых включает в себя регистр, выходы которого являются информационными выходами устройства, и элемент И, информационн ые входы регистра отказов процессоров являются входами отказов процессоров устройства, информационные входы регистра готовности процессоров являются входами готовности процессоровустройства, группа нулевых выходов регистра готовности процессоров является группой выходов готовности процессоров устройства, 1-й единичный выход (1 - - 1,К, К - число процессоров) регистра готовности процессоров соединен с первым входом элемента И -го канала, выход которого соединен с входом разрешения записи регистра канала, единичный вход первого триггера соединен с входом пуска устройства, выход генератора импульсов соединен с первым водом первого элемента И, вод оорого соединен с входом первого элемента задержки, о т л и ч а ю щ е е с я тегл, что, с целью повышения достоверности обслуживания заявок за счет их перераспределения при отказах процессоров, в него введены два блока элементов И, группа элементов И, группа элементов И, регистр сдвига, одновибрагор, третий элемент ИЛИ, группа элементов ЗАПРЕТ, четыре элемента И, второй триггер, а в каждый канал - элемент задержки и блок элементов И, причем единичный выход второго триггера соединен с первыми входами первого блока элементов И и с вторым входом первого элемента И, выход которого соединен с вторыми входами элементов И каждого канала, выход первого элемента задержки соединен с тактовым входом регистра сдвига, выход одновибратора подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с входом пуска устройства, нулевой вход первого триггера соединен с выходом второго элемента И и первым входом второго элемента ИЛИ, второй вход которого подключен к выходу третьего элемента И, первый вход которого соединен с нулевым выходом первого триггера, выход первого элемента ИЛИ соединен с единичным входом второго триггера, нулевой вход которого подключен к выходу второго элемента ИЛИ, нулевые выходы регистра отказов процессоров подключены к соответствующим входам четвертого элемента И, выход которого соединен с инверсными входами второго блока элементов И, вторыми входами первого блока. элементов И, с входом одновибрэторэ, с инверсным входом пятого элемента И и вторым входом третьего и первым входом второго элементов И, выход пятого элемента И подключен к первым входам элементов И группы, выходы которых соединены с нулевыми входами одноименных разрядов регистра отказов процессоров, единичный выход Ц+1)-го разряда регистра отказов процессоров соединен с первым входом )-го элемента запрета группы, нулевой вь 1 ход)-го разряда регистра отказов процессоров Д = 1, 2,К) соединен с соответствующими входагли )-го и последующих элементов запрета группы, единичный выход первого разряда отказов процес:оров подключен к второму входу первогоэлемента И группы и к первым входам блока элементов И первого канала, выход )-го элемента ЗАПРЕ группы подключен к первым входэл блока эпеменТираж Подписноевенного комитета по изобретениям и открытиям113035, Москва, Ж, Раущская наб 4/5 аказ 773 ВНИИП КНТ.СССР осу изводственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 10 тов И О 1)-го канала и к второму входу Оф 1)- го элемента И группы, выходы регистра канала соединены с второй группой входов блока элементов И своего канала, выходы блоков элементов И всех каналов объединены через монтажное ИЛИ и подключены к группе прямых входов второго блока элементов И, выходы которого через монтаж. ное ИЛИ объединены с выходами первого блока элементов И и подключены к информационным входам регистров всех каналов, выход элемента И канала через элемент задержки этого канала подключен к нулевому входу одноименного разряда регистра готовности процессоров и соответствуюгцему входу третьего элемента ИЛИ, выход которого соединен с вторым входом второго элемента И, прямым входом пятого элемента И 5 и через второй элемент задержки - с третьим входом третьего элемента И, вход сброса регистра каждого канала подключен к соответствующему входу готовности процессо- ров устройства, нулевой выход второго 10 триггера является сигнальным выходом устройства, выход 1-го разряда регистра сдвига соединен с третьим входом элемента И 1-го канала,