Запоминающее устройство типа “очереди — SU 1532977 (original) (raw)
СОЮЗ СОВЕТСНИСОЦИАЛИСТИЧЕРЕСПУБЛИК 4 С 11 С 11/34 3 ДЖВ 3 МВЙ 11:. .;.;ЯЯ 1: эг 1.Рс.;.А ИЗО ОПИСАН Х АВТОРСХОМ НИЯ ВИДЕТЕЛЬСТВ чесЛени злектротехииГОСУДАРСТВЕННЫЙ КОМИТЕТ ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ ПРИ ГКНТ СССР(56) Шигин А,Г., Дерюгин А.А.вые вычислительные машины ( ПамЦВМ/. М,: Энергия, 1975, с, 5Авторское свидетельство СССпо заявке В. 4176031/24-24,кл, С 11 С 11/34, 13.07.87. 2(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО ТИПА "ОЧЕРЕДИ"(57) Изобретение относится к вычисли" тельной технике и может быть использо вано для сопряжения вычислительных устройств с разным быстродействием, Цель изобретения в ,упрощение запоминающего устройства типа "очереди", Запоминающее устройство содержит блок памяти 1 с адресными входами записи и чтения 2, Зинформационными выходами записи и чтения 4, 5, информационными входами 6, блок 7 формирования адреса с входами управления чтением 8, 9 и записью 10 11 первый и1532977 второй счетные триггеры.1213, инверторы блока записи 14, 15, цервыйи второй элементы И-НЕ 16, 17, элемент И 18, триггер 19 индикации окончания записи, состоящий иэ элементаИ-ИЛИ-НЕ и инвертораМОП-транзисторы 20-22 блока записи, нагруэочныеэлементы 23, 24 блока записи, вход25 разрешения чтения, вход 26 раз"решения записи, вход 27 начальной ус,тановки, информационный вход 28, выход 29 индикации окончания чтения,выход 30 индикации окончания записи. Запись и чтение информации могут 15осуществляться в произвольные моментывремени независимо друг от друга, Условия выполнения этих операций делаИзобретение относится к вычислительной " технике и может быть использовано для сопряжения вычислительныхустройств с разным быстродействием, 25Цель изобретения в упрощение запоццминающего устройства типа очереди .На фиг.1 представлена структурнаясхема запоминающего устройства; наФиг,2 - схема блока памяти; на фиг.3 - 30схема блока Формирования адреса; нафиг,4 - пример реализации элементапамяти.Запоминающее устройство соцержитблок 1 памяти с адресными входами2, 3 записи и.чтения, информационными выходами 4, 5 записи.и чтения,инФормационными входами 6, блок 7 Формирования адреса с входами управления чтением 8, 9 и записью 10, 11, 40первый 1 2 и второй. 13 счетные триггеры, инверторы 14, 15 блока записи,первый 16 и второй 17 элементыИ-НЕ, элемент И 18, триггер 19 индикации окончания записи, состоящий 45из элемента И-ИЛИ-НЕ и триггера, МОПтранзисторы 20-22 блока записи, нагрузочные элементы 23, 24 блока записи,вход 25 разрешения чтения, вход 26разрешения записи, вход 27 начальнойустановки, информационный вход 28,выход 29 индикации окончания чтения,выход 30 индикации окончания записи.Блок 1 памяти содержит элементы 31 памяти МОП-транзисторы 32-35 элементовЭ55выборки записи и чтения, нагрузочныеэлементы 36-39, МОП-транзисторы 40,41 элементов записи, Блок 7 формирования адреса состоит из элементов 31 ют невозможным одновременную записьи чтение информации из одного и тогоже элемента памяти блока 1 и обеспечивают перед элементом памяти, в который осуществляется запись, как минимум еще один очищенный элемент, памяти, а перед элементом памяти, иэкоторого осуществляется чтение, какминимум еще один элемент памяти сзаписанной в него информацией, Причтении пустого запоминающего устройства или записи в заполненное устройство переходные процессы чтенияили записи не будут завершены до техпор, пока не пройдет соответственнопроцессы записи или чтения. 4 иа,1 памяти блока 7, первых и вторых элементов И 42, 43 пар блока 7, МОП-транзисторов 44-47 групп блока 7,Элементы 31 памяти блока 1 и блока7 состоят из МОП-транзисторов 48, 49и элементов 50, 51 нагрузки, Элементы31 памяти блока 1 не требуют начальной установки, поэтому их вход 27 начальной установки соединен с общейшиной.Запоминающее устройство работаетследующим образом,Перед началом работы на вход 27начальной установки (фиг,.1) подаетсявысокий потенциал, в результате чеготриггеры .12, 13 и все элементы 31памяти блока 7 будут сброшены.в нулевое состояние (на их прямых выходахустановятся низкие потенциалы, а наинверсныхвысокие), при этом, поскольку первый элемент памяти блока7 имеет инверсное, включение, будемсчитать его нулевое состояние единичным. В исходном состоянии на входах25-27 имеются низкие потенциалы, Тогда на всех выходах триггеров 12 и 13будут установлены низкие потенциалы,на адресных шинах 2 чтения и,З запи-си " также низкие потенциалы, на разрядных шинах 4, 5 " высокие, на выходах 14-18 - низкие, и, следовательно, низкие потенциалы будут исходно и на выходах 29, 30. Такое состояние соответствует пустому (очищенному от информации) запоминающему устройству.Работа устройства начинается с записи информации в первый элемент 31,15 15 памяти блока 1. Для этого инФормация выставляется на вход 28 (фиг,1), а на вход 26 подается высокий потенциал, в результате чего переключается триггер 13 и на его выходе заема, т,е, на входе 10 блока 7, появляется высокий потенциал, Этот потенциал поступает на третий вход элемента 42.1, и на затвор МОП-транзистора 44.1, который открывается, при этом низкий потенциал с выхода элемента 31,1 блока 7 через открытые МОП-транзисторы 41,1 и 46. поступит на инверсный входвыход элемента 31.2 блока 7, что вызывст переключение последнего в единичное состояние, и на его прямом входе - выходе установится высокий потенциал. который вызовет появление такого же потенциала на втором входе элемента 42,1, Поскольку на первом: входе этого элемевта также находится высокие потенциал, снимаемый С.ин" версного выхода триггера 31,3, то эле" мент 42,1 сработает и на адресной шине 2,1 появится высокий потенциал, который откроет ИОП-транзисторы 32,1 и 34.1 элемента 31.1 памяти блока 1 (фиг,2), При этом низкий потенциал с одного из входов-выходов триггера 31.1 блока 1 поступит на одну из разрядных шин 4 записи, в результате чего переключится элемент 16 (фиг,1)и высокий потенциал с его выхода, пройдя через элемент 18, откроет МОП-транзисторы 20 и 21, после чего переключится один из инверторов 14 или 15 и на одном из информационных, входов 6 появится вьсокий потенциал, который откроет один из МОП-транзисторов 40 или 41 (фиг.2), Если информация, записываемая в элемент 31.1 памяти блока 1.совпадает с хранимой в нем до этого, то процесс записи на этом заканчивается, в противном случае происходит переключение элемента 31,1 памяти блока 1, при котором низкий потенциал появляется сначада на обеих разрядных шинах 4 записи, а потом остается только на одной из них, В любом случае признаком окончания записи информации является совпадение высоких потенциалов на входе 6.1 и шине 4,0 или на входе 6,0 и шине 4,1, После этого произойдет переключение триггера 19 (фиг.1), в результате которого на выходе 30 появится высокий потенциалчто является признаком окончания переход -32977 6ньж процессов в этой фазе за "писи.После появления на выходе 30 высокого потенциала на входе 26 сновавосстанавливается низкий потенциалрв результате чего на выходе элемента18 и на выходе заема триггера 13 появляются низкие потенциалы. Низкий по"тенциал на вьжоде элемента, 18 закрывает МОП-транзисторы 20 и 21, на входахинверторов 14 и 15 появляются высокиеа на их выходах - низкие потенциалы,которые закрывают входные МОП-транзис 15 торы 40 и 41 (Фиг,2), Низкий пртенци"ал на выходе заема триггера 13, т,е.на вхоДе 10 блока 7, приводит к переключению элемента 42.1 (фиг,Э) и появ.лению низкого потенциала на выходе20 2.1 первого адреса записи, Закрываются МОП-транзисторы 32 и 34 первого .элемента памяти блока 1 (фиг,2)р наразрядных шинах 4 появляются, высокиепотенциалы, на выходе элемента 1625 (фиг,1) - низкий потенциал, в результате чего переключается триггер 19 ина выходе 30 появляется низкий потенциал, что является признаком окончания переходных процессов во второй30 фазе записи, Таким образом, запоминающее устройство оказалось в состоянии,аналогичном исходному, с той лишь раз,ницей что в его первом элементе 31,1.памяти блока 1 записана информация35 элемент 31,2 памяти блока 7 и триггер13 находятся в единичном состоянии,Следующая подача высокого потенциала на вход 26 вызовет появление высокого потенциала на выходе переноса40 триггера 13, т.е. на входе 11 блока7, Этот потенциал откроет МОП-транзистор 44.2 (фиг,Э) и низкий потенциалс инверсного выхода элемента 31,2блока 7 через открытые МОП-транзис 45 торы 44,2 и 46.2 поступит на инверсный вход - выход элемента 31,3 блока .7, что вызовет переключение последнего в единичное состояние, которое вьгзовет срабатывание элемента 42,2, и50 на адресной шине 2,2 записи появится высокий потенциал. Лалее происходит запись информации во,второй элемент 31.2 памяти блока 1, и переходный процесс в устройстве завершается55 появлением высокого потенциала навыходе 30 (фиг,1),После этого на входе 26 вновь восстанавливается низкий потенциал иустройство опять возвращается в со 1532977с тояние, аналогичное исходному, однако теперь информация записана уже впервой и втором элементах памяти блока 1, в единичном состоянии будут .триггеры 31,1, 32,2 и 32,3 блока 7,а триггер 13 снова окажется в нулевом состоянии. Признаком завершенияПроцесса возврата устройства в это,состояние является появление низкогопотенциала на выходе 30,Для чтения информации на вход 25одается высокий потенциал, в результате чего переключаетсятриггер 12 ийа его выходе заема, т.е. на входе 8блока 7, появляется высокий потенциал, который открывает МОП-транзистор45,п, и низкий потенциал с прямоговыхода элемента 31,п блока 7 черезоткрытые МОП-транзисторы 45,п и 47,ппоступает на инверсный вход - выход. элемента 31.1 блока 7, вызывая нереключение триггера 31,1 блока 7,На прямом выходе этого триггера появляется высокий потенциал, который,приводит к срабатыванию элемента 43.пи появлению высокого потенциала наадресной шине 3. 1, чтения. Условиемпереключения триггера 31,1 блока 71 вляется единичное состояние триггера 31,2 блока 7, высокий потенциалпрямого выхода которого открывает ,МОП-транзистор 47,п т,е, необходимо,чтобы была предварительно эацисанаИнформация в элемент памяти 31,1 блока 1 (без записи не может быть чтения). Высокий потенциал на адреснойФине 3.1, чтения открывает МОП-транзисторы 33,1 и 35,1 (Фиг,2), низкийпотенциал с одного из выходов элемента 31.1 памяти блокапоступает, насоответствующую шину 5,0 или 5.1, врезультате чего на выходе элемента17 (фиг,1), т.е. на выходе 29 устройства, появляется высокий потенциал,что является признаком окончанияпереходных процессов первой фазы чтения,После этого на входе 25 восстанавливается низкий потенциал, в результате чего на выходе заема триггера12 появляется низкий потенциал, который, поступив на вход 8, блока 7,приводит к появлению высокогопотенциала на выходе элемента 43.п, т.е.на адресной шине 3,1 чтения, из-зачего закроются МОП-транзисторы 33.1и 35,1 (Фиг,2) и на обеих разрядныхшинах 5 восстановятся высокие потен Формула изобретения Запоминающее устройство типа ".очереди", содержащее блок памяти, состоящий из п элементов памяти, где и- информационная емкость устройства, первый и второй элементы И-НЕ, входы первого элемента И-НЕ соединены с пря 40 мой и инверсной разрядными шинами за 45 писи блока памяти, входы второгоэлемента И-НЕ соединены с прямой иинверсной разрядными. шинами чтенияблока памяти, элемент И-ИЛИ-НЕ, инвертор, выход которого является выходом признака окончания записи устройства, вход инвертора соединен свыходом элемента И-ИЛИ-НЕ, первый ивторой входы первой группы которогосоединены соответственно с выходамиинвертора и.первого элемента И-НЕ,первый и второй входы второй группыэлемента И-ИЛИ-НЕ соединены соответ"ственно с прямой разрядной шиной запи 50 55 циалы, что вызовет появление низкогопотенциала на выходе элемента 17,(фиг,1), т,е. на выходе 29 устройства, последнее является признаком окон В.чания переходных процессов второйфазы чтения. По завершении этой Фазы устройство находится в состоянии,аналогичном исходному, причем первыйэлемент 31.1 памяти блока 1 очищен,а триггер 12 находится в единичномсостоянии.Следующая подача высокого потенциала на вход 25 вызовет появление15 высокого потенцивла на выходе переноса триггера 12, т.е. на входе 9 блока 7, При этом откроется МОП-транзистор 45,1 (фиг,3),и, если открыт транзистор 47,1, что соответствует еди 20 ничному состоянию элемента 31,3 блока 7, то низкий потенциал с выходаэлемента 3.1 блока 7 попадает напрямой вход - выход элемента 31,2блока 7 и переводит этот элемент в25 нулевое состояние, что вызовет чте- .ние из элемента 31.2 памяти блока1, которое завершится появлением высокого потенциала на выходе 29 устройства,30 После этого на.входе 25 снова восстанавливается низкий потенциал иустройство переходит в состояние, ана"логичное исходному,что завершаетсяпоявлением низкого потенциала на35 выходе 29,55 9 15329 си блока памяти и первым информационным входом блока памяти, первый и второй входы третьей группы элемента И-ИЛИ-НЕ соединены соответственно с инверсной разрядной шиной записи бло 5 ка памяти и вторым информационным входом блока памяти, элемент И, пер вый вход которого соединен с выходом первого элемента И-НЕ, второй вход которого является, входом разрешения записи устройства, выход второго элемента И-НЕ являетея выходом признака окончания чтения устройства, блок записи, состоящий из первого, второго и третьего МОП-транзисторов первого и второго нагрузочных элементов, первого и второго инверторов, выходы первого и второго инверторов блока записи соединены с информацион ными входами блока памяти, входы первого и второго инверторов блока записи соединены с первыми выводамиФпервого и второго нагрузочных элементов блока записи соответственно, вто рые выводы первого и второго нагрузочных элементов соединены с шиной питания устройства, истоки первого и второго МОП-транзисторов блока записи соединены с входами первого и второ го инверторов блока записи соответст" венно, затворы первого и второго ин-, верторов блока записи соответственно, затворы первого и второго МОП-транзисторов соединены с выходом элемен та И, истоки первого и второго МОП- транзисторов соединены соответственно со стоком и затвором третьего МОП- транзистора блока записи, затвор которого является информационным вхо дом устройства, исток третьего МОП- транзистора соединен с шиной нулевого потенциала устройства, первый и второй триггер, вход синхронизации первого триггера является входом разре шения чтения устройства, вход синхронизации второго триггера соединен с вторым входом элемента И и является входом разрешения записи устройства, входы начальной установки триггеров объединены и являются соответствующим входом устройства, блок формирования адресов, состоящий из и элементов памяти, входы начальной установки которых соединены с входами начальной установки устройства, и групп МОП-транзисторов, и пар элемен" тов И, выходы первых элементов И 1"й 7710пары (1=0,1,п) соединены с соот - ветствующими входами записи блока па- мяти, истоки первого и второго МОП- транзисторов д-й группы блока формирования адресов соединены со стоками третьего и четвертого МОП-транзис" торов соответственно -Й группы блока формирования адресов, инверсный и прямой входы-выходы д-го элемента памяти блока формирования адресов (д=2,п) соединены со стоками первого и второго МОИ-транзисторов соответственно 1 тй группы блока формирования адресов, истоками третьего и четвертого МОП-транзисторов 1-й группы блока формирования адресов, с затворами третьего и .четвертоГо МОП-транзисторов Я-. 2)-й группы блока формирования адресов и с первыми входами второго и первого элементов И соответственно.(-1)-й группы и вторыми входами первого и второго элементов И соответственно (1-2)- й группы блока формирования адресов, третьи входы первых и вторых элементов И нечетных пар блока фьрмирования адресов соединены соответственно с выходами заема второго и первого триггеров, выходы переноса которых соединены с третьими входами первого и второго элементов И соответственно четных пар блока формирования адресов, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, инверсный и прямой входы-выходы первого элемента памяти блока формирования адресов соединены со стоками второго и первого МОП-транзисторов соответственно первой группы,истоками четвертого и третьего МОП-траызисторов соответственно и-й группы, затворами четвертого и третьего МОП-транзисторов соответственно (и)-й группы блока формирования адресов и с первыми входами первого и второго элементов И соответственно п-й и вторыми входами второго и первого элементов И соответственно (и)-й пар блока формирования адресов, выходы вторых элементов И и-й пары блока формирования адресов (=1, и) соединены с (+1)-ми входами чтения блока памяти, выход второго элемента И и-й пары блока формирования адресов соединен с первым входом чтения блока памяти.1532977Составитель 1 О.СычевРедактор А,Маковская Техред М,Дидык Корректор М,ШарошиЗаказ 8105/56 Тираж 558 Подписное РцИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-иэдательскии комбинат "Патент", г.ужгород, ул. Гагарина, 1 О