Система для решения задач математической физики — SU 868768 (original) (raw)
ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(22) Заявлено 210379 (21) 2771501/18-24с присоединением заявки йо(23) ПриоритетОпубликовано 30,09,81 Бюллетень МЯ 3 бДата опубликования описания ЗОЛ 981(51)М. Кл. С 06 Р 15/32 Государственный комитет СССР ио делам изобретений и открытий(72) Авторы изобретения Я.Ф. Блейерс, Ф.П.Звиргздиньш, М.М.Максимо , И.Э. и Э.Э. Родэ Л . А, ", т " Рижский ордена Трудового Красного Знамени толитхническйй институт и Всесоюзный научно-исследоватепьский- .:.,". нефтегазовый институт(54) СИСТЕМА ДЛЯ РЕШЕНИЯ ЗАДАЧ МАТЕМАТИЧЕСКОЙ ФИЗИКИ Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислительных средств для решения задач математической физики.Известна система для решения задач математической физики, содержащая устройство управления и матрицу решающих блоков 1.Недостатками этой системы являются низкие надежность и производительностьНаиболее близкой к предлагаемой является система, содержащая устройство управления, матрицу решающих 15 блоков и матрицу узлов диагностики 23Недостатком известной системы является низкая надежность.фель изобретения - повышение на дежности системы.Поставленная цель достигается тем, что в систему для решения задач мате матической физики, содержащую устройство управления, матрицу решающих блоков, соединенных между собой по строкам и столбцам информационными шинами, матрицу узлов диагностики, причем каждый узел диагностики соединен двухсторонней связью с соответ ствующим решающим блоком, выход каждого узла диагностики соединен с первым входом устройства управления,первый и второй входы каждого узладиагностики соединены соответственнос первым и вторым выходами устройства управления., первый и второй входыкаждого решающего блока соединенысоответственно с третьим и четвертымвыходами устройства управления, второй вход которого соединен с выходомрешающего блока, введены блок переадресации и на каждый решающий блоккоммутатор блокировки строки и коммутатор блокировки столбца, причем каждый коммутатор блокировки строки подКлючен к информационным шинам соответствующего решающего блока параллельно по строке, каждый коммутаторблокировки столбца подключен к информационным шинам соответствующего решающего блока параллельно по столбцу,вход каждого коммутатора блокировкистроки соединен с соответствующимвыходом первой группы блока переадресации, вход каждого коммутатораблокировки столбца соединен с соответствующим выходом второй группыблока переадресации, первый и второйвыходы которого соединены соответст 8687685 1 О 15 20 25 ЗО 35 40 45 50 55 65 венно с третьим и четвертым входами каждого решающего блока, пятый и.шестой выходы устройства управления соединены соответственно с первым и вторым входами блока переадресации, третий выход которого соединен с третьим входом устройства управления.Устройство управления содержит память, арифметико-логический блок, память исключаемых строк и столбцов, регистр микрокоманд, регистр адреса, счетчик адреса, регистр условий, коммутатор адреса ветвления, регистр адреса возврата, коммутатор условий и коммутатор выбора адреса, причем первый, второй, третий и четвертый выходы памяти соединены соответственно с вторым и четвертым выходами устройства и первыми входами арифметикологического блока и регистра микро- команд, первый, второй и третий выходы которого соединены соответственно с первым, третьим и пятым выходами устройства, четвертый, пятый и шестой выходы регистра микрокоманд соединены соответственно с первыми входами памяти исключаемых строк и столбцов, коммутатора адреса ветвления и регистра адреса возврата, выход которого соединен с вторым входом коммутатора адреса ветвления, выход которого соединен с первым входом коммутатора выбора адреса, выход которого через регистр адреса соединен с первым входом памяти и входом счетчика адреса, выход которого соединен с вторыми входами регистра адреса возврата и коммутатора выбора адреса, третий вход которого и второй вход памяти исключаемых строк и столбцов соединены с вторым входом устройства, первый и третий входы которого соединены соответственно с первым и вторым входами регистра условий, выход которого и седьмой выход регистра микрокоманд через коммутатор условий соединены с четвертым входом коммутатора выбора адреса, восьмой выход регистра микрокоманд и выход арифметико-логического блока соединены соответственно с третьим и четвертым входами регистра условий, второй вход арифметико-логического блока соединен с девятым выходом регистра иикрокоманд.Блок переадресации содержит два дешифратора, два сумматора, регистр номера столбца, регистр номера строки, регистр модификации адреса строки,4,регистр модификации адреса столб" ца, регистр текущего адреса строки, регистр текущего адреса столбца,две схемы сравнения, два элемента И,причем входы регистров модификации адреса строки и столбца, регистров текущего адреса строки и столбца, первые входы регистров номера строки и столбца соединены с первым входом блока, входы дешифратора и первые входы схем сравнения соединены совторым входом блока, выходы первогои второго дешифраторов через регистрномера строки и .регистр номера столб-ца соответственно соединены с первойи второй группами выходов блока,выход регистра модификации адреса строки и первый выход первой схемы сравнения через первый элемент И соединены с первым входом первого сумматора, выход которого соединен с первым выходом блока, выход регистра текущего адреса строки соединен с вторыми входами первого сумматора и первой схемы сравнения, выход регистра модификации адреса столбца и первыи выход второй схемы сравнения через второй элемент И соединены с пер. -вым входом второго сумматора, выходкоторого соединен с вторым выходомблока, выход регистра текущего адресастолбца соединен с вторыми входамивторого сумматора и второй схемы сравнения, выходы которОй и первой схемысравнения соединены с третьим выходом блока.На фиг. 1 приведена блок-схема предлагаемой системы; на фиг, 2 блок-схема устройства управления;на фиг. 3 - блок-схема блока переадресации.Система содержит устройство 1 управления, блок 2 переадресации, решающие блоки 3, узлы 4 диагностики,коммутаторы 5 блокировки строк, коммутаторы б блокировки столбцов, устройство 1 управления содержит память 7, регистр 8 микрокоманд, счетчик 9 адреса, регистр 10 адреса, коммутатор11 выбора адреса, арифметико-логическии блок 12, регистр 13 адреса возврата, коммутатор 14 адреса ветвления, коммутатор 15 условий, регистр 16 условий, память 17 исключаемых строк и столбцов; дешифраторы 18 и19, регистр 20 номера строки, регистр21 номера столбца, схемы 22 и 23сравнения, регистр 24 модификацииадреса строки, регистр 25 модификацииадреса столбца, регистр 26 текущего адреса строки, регистр 27 текущего адреса столбца, сумматоры 28 и 29, элементы И 30 и 31,Система работает следующим образом.В устройство 1 записывают программу работы и исходную информацию решающей задачи, откуда исходная информация задается в решающие блоки 3 непосредственно .и через блок 2.Если все решающие блоки 3 исправны, то сигналынеисправности отсутствуют.Если какой-либо узел 4 обнаружит неисправность соответствующего блока 3, то устройство 1 анализирует полученную информацию и результаты анализа передает в блок 2, который формирует адрес указанного неисправного блока 3 и передает его на коммутаторы 5 и6, которые блокируют соответствующуюстроку или соответствующий столбец,в зависимости от целесообразностиблокировки строки или столбца,Устройство 1 управления работаетследующим образом.5В память 7 записывают программуработы и исходную информацию. Начальная команда через коммутатор 11 поступает в регистр 10, который определяет первую микропрограмму, Первая)микропрограмма поступает в регистр 8и осуществляется управление различными узлами устройства 1 и блокамисистемы. Через счетчик 9 и коммутатор 11 осуществляется формированиеследующего адреса в случае последовательной микропрограммы. Если же происходит переход в программу при наличии определенных условий, то с помощью регистра 13 и коммутатора 14осуществляется формирование адреса 20возврата, используемого при выходеиз-под программы. Различные условия,используемые для формирования адреса,следующей микропрограммы, формируются с помощью регистра 16, коммутатора 515 и арифметико-логического блока 12,который проводит анализ данных, поступаемых иэ памяти 7.В память 17 записываются кодыстроки и столбца, где расположен решающий блок 3, в котором обнаруженанеисправность. Управление записью исчитыванием в памяти 17 осуществляется регистром 8.Блок переадресации работает следующим образом.При наличии сигнала об исключенииопределенного столбца или строки,поступающего из памяти 17, дешифратор18 и 19 формирует код в соответствующем регистре 20 или 21. Код,сформированный в регистре 20 (21), поступает в соответствующий коммутатор5(6) и соответствующий решающий блок3 блокируется, а информация передается через соответствующий коммутатор. щОдновременно производится замена неисправного решающего блока 3. Этоосуществляется путем переадресации.резервного решающего блока 3. Приэтом в регистры 24 или 25 заносится оисполнительный адрес соответственностроки или столбца. Схемы сравнения22 и 23 сравнивают содержимое регистров 26 (27) с адресом неисправногорешающего блока и, в случае равенства или превышения его, содержимоерегистра 24 (25) через соответствующий элемент И 30 (31) поступает всумматор 28 (29), откуда сформированный адрес поступает в соответствующий решающий блок 3 и включает егов работу взамен неисправного,Таким образом, изобретение повышает надежность системы для решениязадач математической физики за счетвоэможности оперативной замены неис- у правногорешающего блока, которая осуществляется с помощью совокупности аппаратных средств, т.е. гораздо быстрее.формула изобретения1, Система для решения задач математической физики, содержащая устройство управления, матрицу решающих блоков, соединенных между собой по строкам и столбцам информационными шинами, матрицу узлов диагностики, причем каждый узел диагностики соединен двусторонней связью с соответствующим решающим блоком, выход каждого узла диагностики соединен с первым входом устройства управления, первый и второй входы каждого узла диагностики соединены соответственно с первым и вторым выходами устройства управления, первый и второй входы каждого решающего блока соединены соответственно с третьим и четвертым выходами устройства управления, второй вход которого соединен с выходом каждого решающего блока, о т л и ч а ющ а я с я тем, что, с целью повышения надежности, в нее введены блок преадресации и на каждый решающий блок коммутатор блокировки строки и коммутатор блокировки столбца, причем каждый коммутатор блокировки строки подключен к информационным шинам .соответствующего решающего блока параллельно по строке, каждый коммутатор блокировки столбца подключен к информационным шинам соответствующего решающего блока параллельно по столбцу, вход каждого коммутатора блокировки строки соединен с соответствующим выходом первой группы блока переадресации, вход каждого коммутатора блокировки столбца соединен с соответствующим выходом второй группы блока переадресации, первый и второй выходы которого соединены соответственно с третьим и четвертым входами каждого решающего блока, пятый и шестой выходы устройства управления соединены соответственно с первым и вторым входами блока переадресации, третий выход которого соединен с третьим входом устройства управления.2. Система по п. 1, о т л и ч а ющ а я с я тем, что устройство управления содержит память, арифметикологический блок, память исключаемых строк и столбцов, регистр микрокоманд, регистр адреса, счетчик адреса регистр условий, коммутатор адреса ветвления, регистр адреса возврата, коммутатор условий и коммутатор выбора адреса, причем первый, второй, третий и четвертый выходы памяти соединены соответственно с вторым и четвертым выходами устройства и первымивходами арифметико-логического блокаи регистра микрокоманд, первый, второй и третий выходы которого соединены соответственно с первым, третими пятым выходами устройства, четвертый, пятый и шестой выходы регистрамикрокоманд соединены соответственнос первыми входами памяти исключаемыхстрок и столбцов, коммутатора адресаветвления и регистра адреса возврата, выход которого соединен с вторымвходом коммутатора адреса ветвления,выход которого соединен с первым входом коммутатора выбора адреса, выходкоторого через регистр адреса соединен с первым входом памяти и входомсчетчика адреса, выход которого соединен с вторыми входами регистра адреса возврата и коммутатора выбораадреса, третий вход которого и второйвход памяти исключаемых строк истолбцов соединены с вторым входомустройства, первый и третий входыкоторого соединены соответственно спервым и вторым входами регистра условий, выход которого и седьмой выход регистра микрокоманд через коммутатор условий соединены с четвертымвходом коммутатора выбора адреса,восьмой выход регистра микрокоманди выход арифметико-логического блокасоединены соответственно с третьим ичетвертым входами регистра условий,второй вход арифметико-логическогоблока соединен с девятым выходом регистра микрокоманд,3. Система по и. 1, о т л и ч а ющ а я с я тем, что блок переадресации содержит два дешифратора, двасумматора, регистр номера столбца,регистр номера строки, регистр модификации адреса строки, регистр модификации адреса столбца, регистр текущего адреса строки, регистр текущего адреса столбца, две схемы,сравнения, два элемента И, причем входырегистров модификации адреса строкии столбца, регистров текущего адресастроки и столбца, первые входы регистров номера строки и столбца соединены с первым входом блока, входыдешифраторов и первые входы схемсравнения соединены со вторым входомблока, выходы первого и второго дешифраторов через регистр номера строки и регистр номера столбца соответственно соединены с первой и второйгруппами выходов блока, выход регист 5 ра модификации адреса строки и первый выход первой схемы сравнения через первый элемент И соединены с первым входом первого сумматора, выходкоторого соединен с первым выходом,20 выход регистра текущего адреса строки соединен со вторыми входами первого сумматора и первой схемы сравнения, выход регистра модификаци. адреса столбца и первый выход второй5 схем сравнения через второй элементИ соединены с первым входом второгосумматора, выход которого соединенс вторым выходом блока, выход регистра текущего адреса столбца соединенс вторыми входами второго сумматораи второй схеиы сравнения, выходыкоторой и первой схемы сравнениясоединены с третьим выходом блока,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 610116, кл. О 06 Г 15/32, 1975.2. Авторское свидетельство СССРР 330454, кл. 6 06 Г 15/16, 1970ПП "Патент", г. Ужгород, ул. Проектная,и 71 Тираж 748 ИИПИ Государственно по делам изобретени 113035, Москва, Ж,Поомитета ССоткрытийушская наб.