Многопроцессорная система — SU 1735863 (original) (raw)
1735863 4 теля,и И контроллеров 7 каждый из ко числитель введены блок 3 прямого досФ1торых содержит шинный формирователь 9 тУпа, дешифратор 4 и элемент ИЛИ 29, пРоцессорный элемент 3, память 13 а в контроллер введены блок 1 О захваконтроллера и устройства 14 ввода 5та магистрали, компаратор 11 и завывода контроллера, в центральный вы- датчик 12 адреса. 2 з.п. ф-лы,.7 ил.Изобретение относится к вычислительнойтехнике и может быть использованр при вычислительных системах различного назначения,, Целью изобретения является повышение скорости обмена между центральным вычислительным (ЦВ) и интеллектуальными контроллерами (ИК) за счет аппаратурной реализации процедур об мена.На Фиг,1 представлена блок-схема многопроцессорной системы; на Фиг.2- 5 - функциональные схемы соответственно процессора, блока прямого дос тупа, дешифратора и блока захвата магистрали на Фиг,6 - распределение адресного пространства ЦГ, на Фиг.7- временная диаграмма цикла считывания информации центральным вычислителем из ИКМногопроцессорная система (Фиг.1) содержит центральный вычислитель состоящий из процессора 2, блока 3 прямого доступа, дешифратора 4, памяти 5 центрального вычислителя и устройства 6 ввода-вывода центрального вычислителя, и М контроллеров 7, каждый из которых состоит из процессорного элемента Р, шинного Формирова теля 9, блока 10 захвата магистрали, компаратора 11, задатчика 12 адреса, памяти 13 контроллера и устройства 14 ввода-вывода контроллера, системную магистраль 15, адресную шину 16, шины 17-19 соответственно прямого доступа, подтверждения прямого доступа и подтверждения выбора, внутреннюю системную магистраль 20, шину 21прямого доступа, шину 22, задающую 50 адрес, цепи 23-25 внутренних связей центрального вычислителя и цепи 26 и 27 внутренних связей контроллера,Процессор 2 (Фиг.2) состоит из микропроцессорного элемента 28 иэлемента ИЛИ 29.Блок 3 прямого доступа (фиг. 3) содержит элементы ИЛИ 30 и 31, триггер 32, элемент И 33, элемент ИЛИ 34,элемент ИЛИ-НЕ 35, элемент 36 задерж- . ки и элемент ИЛИ-НЕ 37.Дешифратор 4 (Фиг, 4) образует элемент ИЛИ 30,Блок 10 захвата магистрали (Фиг.5) содержит элементы ИЛИ 39-41, Гуферный элемент 42 с открытым коллектором и элемент И 43.Многопроцессорная система может работать в двух режимах: автономная работа ЦВ и ИК, обмен информацией между ЦВ и одним из ИК (фиг. 7)В автономном режиме процессор 2 и процессорные элементы 8 работают независимо друг от друга по программам, расположенным соответственно в памяти 5 и. памяти 13 каждого контроллера, Обмен информацией между процессором 2, памятью, 5 и устройством 6 ввода-вывода, а также между процессорным элементом 8, памятью 13 и устройством 14 ввода-вывода каждого контроллера 7 осуществляется стандартно. Сигнал подтверждения адреса в этом случае формируется следующим образом. Микропроцессорный элемент 2 Г на выходах АДОО-АД 15 и АР 16- АР 21 устанавливает адрес из диапазона адресов локальных ресурсов, Разряды адреса АР 20 и АР 21 е этом случае отличны от "О", поэтому на выходе дешифратора 4 и прямом выходе триггера 32 имеется "1", так как на синхронизирующем входе последн.го присутствует "1", Через некоторое время микропроцессорный элемент 2 Р Формирует сигнал (цепь 23) "Стробирование адреса" и защелкивает "1" в триггере 32. На выходе элемента ИЛИ-НЕ 35 устанавливается "1", которая через элемент, ИЛИ-НЕ 37 инвертируется, по цепи 24 поступает на вход микропроцессорного элемента 28, разрешает ему снять с линий" АДОО-АД 15(15) и АР 16-АР 21(161 адрес и одновременно обеспечивает прохож-дение сигнала по цепи 23 через элемент ИЛИ 29 на системную магистраль5735815, В этом состоянии шинные формиро-,ватели 9 на всех контроллерах находятся в отключенном .состоянии.,Для иллюстрации обмена в комплексном режиме рассматривается процеду-ра считывания информации центральноговычислителя 1 с первого контроллера.Начало обмена происходит аналогицно,как и в первом режиме, однако разряды адреса АР 20 и АР 21 имеют значения"0", На выхоре дешифратора 4 и прямом тавляет процессорный элемент с закончить текущий канальный цикл и 35 сформировать сигнал разрешения зах. вата магистрали, Через буферный элемент 42 с открытым коллектором и церез цепь 18 этот сигнал поступает на третий вход элемента ИЛИ 30 блока 3 прямого доступа. На элементах ИЛИ 30 и 31 и элементе И 33 образован тригн н гер, который устанавливается в,"0, если на всех трех входах элемента ИЛИ 30 присутствует "0", и сбрасыва" 45 ется в "1" при снятии ."0" с первого 50 выходе триггера 32 устанавливается"0". Разряды адреса АР 16-ЛР 19, выбирающие орин из 1 б контроллеров, поступают на первые входы компаратора11, Компараторы 11 всех контроллеровсравнивают код, принимаемый с адресной шины 16, с кодом, установленнымв задатчике 12 адреса. В слуцае совпадения кодов на выходе компараторавыставляется "0", После того, какмикропроцессорный элемент 28 сформирует сигнал на выходе 23, на выходеэлемента ИЛИ 34 выставляется сигналтребования передачи данных, означающий, что центральный вычислитель требует прямого доступа у контроллера. Этот сигнал поступает на первый входэлемента ИЛИ 39 и в случае, если наего втором входе тоже "0" (произошло совпадение кодов на компараторе 11), то на его выходе выставляется сигнал требования перерачи. Этот сигнал засвхода элемента ИЛИ 31, Сигнал на входе 16 приводит к установке на выходе элемента И 33 уровня "0", так как на первом и втором входах элемента ИЛИ 30 уже присутствуют "0". Этотуровень сохраняется до тех пор, покане снимется "0" с линии 23, и не зависит от состояния сигналов на входах элемента ИЛИ 30,Сформированный таким образом сигнал на выходе 9 (выход элемента И 33) поступает на входы элементов ИЛИ 63640 и 41 блока 1 О захвата магистрали, а также на вход элемента 36 задержки,.На элементах ИЛИ 40 и 41 и элементе И 43 образован такой же триггер, как и в блоке прямого доступа, поэтому у того контроллера, у которого на первых двух входах элемента ИЛИ 40 уже присутствуют "0", сигнал на входе 19 ведет к установке "0" на выходе элемента И 43. Сигнал с.выхода элемента И 43 заставляет процессорный элемент 8 перевести в отключенное состояние все свои выходы и Ъключает шинный Формирователь 9, тем самым внутренняя магистраль 20 выбранного контроллера подключается к системной магистрали 15, Одновременно с этим сигнал с выхода элемен та И 33 (шина 19) задержанный наэлементе 3 Ь задержки, запрещает Формирование сигнала на выходе 17 и устанавливает в "0" сигнал на выходе элемента ИЛИ-НГ 37 Задержка необходима для обеспечения требуемой предустановки адреса по отношению к сигналу обмена на внутренней магистрали выбранного контроллера. Величина задержки зависит от быстродействия шинного Формирователя 9 и пропускной способности системнои 15 и внутренней 20 магистралей, Микропроцессорный элемент прекращает выдацу адреса, а на выходе элемента ИЛИ 29 Формируется сигнал обмена.После завершения адресации микропроцессорный элемент 28 выставляет в системную магистраль 15 сигнал "Чтение", свидетельствующий.о том, что он готов считать данные с выС- ранной ячейки контроллера. Затребованные данные выставляются на внутреннюю магистраль 20 и через шинный Формирователь 9 и системную магистраль 15 поступают на информационные входы микропроцессорного элемента 2 Р, Одновременно с данными контроллер 7 Формирует в системную магистраль 15 сигнал "Ответ", которым контроллер 7 информирует процессорный элемент 28 о выдаче данных на магистраль.Приняв .сигнал "Ответ", процессорный элемент 28 считывает. данные с системной магистрали и снимает поочередно сигналы "Чтение" и "Подтвержде" ние адреса", Переключение сигнала на выходе 23 из "0" в "1 и вызывает снятие сигналов "Обмен" и "Подтверж" дение выбора", тем самым разрешают17 З 86 З ся работа процессорного элемента 8и отключение шинного Формирователя 9. Формула изобретения 1. Иногопроцессорная система, содержащая центральный вычислитель, состоящий из процессора, памяти цент" рального выцислителя, устройств ввода-вывода центрального вычислителя, и М контроллеров, каждый из которых со" держит шинный формирователь, процессорный элемент, память контроллера и устройства авода-вывода контроллера, при этом информационные и управляющие входы-выходы процессора через системную магистраль соединены с одноименными входами-выходами памяти центрального вычислителя, устройств вво" да-вывода центрального вычислителя и .первыми информационными входами-выхо" дами шинного формирователя в каждом контроллере, о т л и ц а ю щ а я с я тем, цто, с целью повышения скорости обмена между центральным выцислителем и контроллерами за счет аппаратурной реализации процедуры обмена,В в центральный вычислитель введены блок прямого доступа, дешифратор, и элемент ИЛИ, в каждый контроллер вве" дены блок захвата магистрали, компаратор и задатчик адреса, при этом адресный выход процессора через адрес" ную шину соединен с одноименными вхо" дами памяти центрального вычислителя, устройств ввода"вывода центрального вычислителя, входом дешифратора и первым входом компаратора каждого из контроллеров, выход стробирования адреса процессора совдиненс первым входом элемента ИЛИ и входом стробиро" вания адреса блока прямого доступа, , выход подтверждения адреса которого соединен с одноименным входом процессора и вторым входом элемента ИЛИ, выход которого через системную магистраль соединен с входами признака обмена шинного формирователя каждого из контроллеров, выходы прямого доступа и подтверждения выбора бло" ка прямого доступа через одноименные шины соединены с одноименными входа" ми блока захвата магистрали каждого из контроллеров, выход подтверждения прямого доступа блока захвата магистрали всех контроллеров через одно" , именную шину соединен с одноименным входом блока прямого доступа, вход признака выбора которого соединен свыходом дешифратора, в каждом из контроллеров второй информационный вход-выход шинного Формирователя черезвнутреннюю системную магистраль сое"динен с информационными входами"выходами процессорного элемента памятиконтроллера и устройств ввора"вывода контроллера, выход разрешенияблока захвата соединен с входом управления шинного Формирователя, входпризнака требования передачи блоказахвата соединен с выходом признакасравнения компаратора, второй информационный вход которого соединен свыходом задатчика адреса, вход-выходуправления прямым доступом блока захвата соединен с управляющим входомвыходом процессорного элемента,12. Система по и1, о т л и ч а ю щ а я с я тем, цто блок прямогодоступа содержит триггер, три элемента ИЛИ, два элемента. ИЛИ-НЕ, элемент И и элемент задержки, при этомвход выбора блока прямого доступасоединен с информационным входомтриггера, прямой и инверсный выходкоторого соединены соответственно с 30 первыми входами первого элемента ИЛИи первого элемента ИЛИ-НЕ, входстроС-адреса блока прямого доступасоединен с входом синхронизации триг"гера, первыми входами второго и третьего элементов ИЛИ и вторыми входами первого элемента ИЛИ и первогоэлемента ИЛИ"НЕ, выход первого элемента ИЛИ подключен к выходу "Прямойдоступ" блока прямого доступа и квторому входу второго элемента ИЛИ,третий вход которого подключен квходу подтверждения прямого доступаблока прямого доступа, а выход соединен с первым входом элемента И,второй вход которого соединен с выходом третьего элемента ИЛИ, а выходсоединен с выходом подтверждения выбора блока прямого доступа, с входомэлемента задержки и с вторым входомтретьего элемента ИЛИ, выход элемента задержки соединен с третьим входом первого элемента ИЛИ и с первымвходом второго элемента ИЛИ"НЕ, второй вход которого соединен с выходомпервого элемента ИЛИ-НЕ, а выход - свыходом подтверждения адреса блокапрямого доступа .3, Система по п,1, о т л и ч а ю-,.щ а я с я тем, что блок захвата ма".173586310 гистрали содержит с первого по тре- соединен с вторым входом третьего тий элементы ИЛИ, элемент И и буфер- . элемента ИЛИ, выходом разрешения ный, элемент, при этом входы требова-блока захвата магистрали и с первой ния передачи и прямого доступа блока цепью управляющих входов-выходов захвата магистрали соединены соот- блока захвата магистрали, выход и ветственно с первыми и вторыми вхо- вход буферного элемента подключены дами первого и второго элементов ИЛИ, соответственно к выходу подтверждетретий вход второго элемента ИЛИ сое- ния прямого доступа блока захвата динен с первым входом третьего эле" магистрали и к второй цепи управляю 10мента ИЛИ и входом подтверждения щих входов-выходов блока захвата мавыбора блока захвата магистрали, пер-. гистрали, третья цепь которого подвый и второй входы элемента И соеди" ключена к выходу первого элеменнены.соответственно с выходами второ- та ИЛИ.го и третьего элементов ИЛИ, выход