Запоминающее устройство с исправлением ошибок — SU 955207 (original) (raw)
О П И С А Н И Е (11)955207ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1) Дополнительное к ав сви -в51 М. Кп. з аявлено 29,09. 80 (21) 2987191/18 6- 11 С 29/ рисоединением заявки М осуларственный комитет СССР но ледам изобретений и открытий(088. 8) 0.0 8,юллетень М Оп ико убликования описания 30.0 Д. А. Бруевич, Р, М, Воробьеви Ю. Т, Оношко(72) Авторы изобретени ик 1) Заявител(54) ЗАПОМИНАПЧЕЕ УСТРОЙСТВО С ИСПРАВЛЕНИЕОШИБОК ой шибок кажод и Изобретение относится к запоминающим устройствам (ЗУ) и может быть использовано для построения высоко- надлежащих систем памяти большой емкости и различной конфигурации, имеющих возможность работать одновременно с разными типами ЭВМ.Известно ЗУ с исправлением оР содержащее накопительные блоки, дый из которых соединен с блоком обнаружения и коррекции ошибок. В процессе работы в каждый накопительный блок записывается группа разрядов кодового- слова. Число информационных разрядов в этой группе может быть равно 2, 4, 5, 8, 10 и т.д., кроме того в группу входит один контрольный разряд, При таком способе построения ЗУ возможна коррекция любого количества разрядов, содержащихся в одной группе, что дает возможность продолжить работу при отказе не более чем в одном накопительном блоке (1).Недостатком данного устройства является ограничение выбора числа информационных разрядов в кодовом слове, которое выбирается из ряда 14, 44, 65, 152, 230 и т.д. Это условие далеко не всегда. является приемлемым, в частности нельзя выбрать длину информационного слова, равной целстепени двойки.Иэ известных устройств наиболее 5близким техническим решением к предлагаемому является запоминающее устройство с коррекцией ошибок, содержащее схему управления, дешифраторадреса буферный к-разрядный регистрданных (К - число разрядов в .;одовомслове) и с накопительных блоков,причем входы схемы управления соединены с входными шинами устройства,выходы дешифратора адреса соединенысо всеми накопительными блоками ис буферным регистром данных, первыевходов буферного регистра данныхсоединены с входными шинами устройства, вторые К входов соединены ссоответствующими выходами накопительных блоков, первые )с выходов буферного регистра данных соединены с выхными шинами устройства, а вторыевыходов - с соответствующими входамнакопительных блоков (2.Недостатком этого ЗУ является невысокая надежность иэ-за большогочисла накопительных блоков. С увеличением их числа вероятность появления некорректируемой ошибки возрастает (например, в простейшем случае, 955207вследствий возрастания вероятностинарушения контактов в разъемах сразуу двух накопительных блоков), крометого, уменьшается объем части памяти,имеющей право на отказ, равный при1 5данной структуреИз-за большого числа накопительных блоков увеличивается также гро-. моздкость устройства, 1 ОЦель изобретения - повышение надежности устройства,Указанная цель достигается тем,что в запоминающее устройство с исправлением ошибок, содержащее блокиинтерфейсного сопряжения, соединенныес блоком коррекции, и группы накопителей, адресные входы которых подключены к адресным выходам блоков интерФейсного сопряжения, введен логический блок, входы которого подключенык одним из выходов блоков интерфейсного сопряжения, выходы соединеныс входами блока коррекции, однимииз входов блоков интерфейсного сопряжения и управляющими входами накопителей, а информационные входы накопителей каждой группы подключены квыходам одноименной группы выходовблока коррвции. 30Логический блок содержит дешифраторы, формирователь синхросигналов,блок приоритета, элементы И, ИЛИ.и НЕ и группу элементов И, причемвыходы блока приоритета подключены 35к входам элемента ИЛИ, выход которого соединен с входом Формирователясинхросигналов, выход первого элемента НЕ подключен к первому входуэлемента И и входу второго элемента 40НЕ, одни из выходов формирователясинхросигналов соединены соответственно с вторым входом элемента И иодними из входов элементов И группы,другие входы которых соединены свыходами первого дешифратора, входыблока приоритета, первого элементаНЕ и дешифраторов являются входамиблока, выходами которого являютсядругие выходы формирователя синхросигналов, выходы блока приоритета,элементов И и НЕ и выходы второгодешифратора.На фиг. 1 изображена структурнаясхема запоминающего устройства скоррекцией ошибок; на фиг. 2 - структурная схема одного из вариантовнакопителя; на Фиг, 3 - структурнаясхема одного иэ вариантов логического блока.Устройство (фиг. 1) содержит логический блок 1, блоки 2 интерфейсного сопряжения 133 блок 3 коррекции,первую группу накопителей 4-6, вторую группу накопителей 7-9, третьюгруппу накопителей 10-12, 65 Блок 1 соединен посредством выходных управляющих шин 13 с входамивсех блоков устройства и посредствомвходных управляющих шин 14 с выходами каждого блока 2 Каждый блок 2соединен с шинами соответствующейвнешней магистрали 15, с блоком 3посредством шин 16 и с накопителями4-12 посредством адресных шин 17.Блок 3 соединен посредством шин 18-25с накопителями 4-6, посредством шин26-33 с накопителями 7-9 и посредством шин 34-41 с накопителями 10-12.Накопитель(на фиг. 2 изображен,например, накопитель 4) содержитэлементы И-НЕ 42, упраляющие шины43-51, большие интегральные схемыоперативного запоминающего устройства (БИС, ОЗУ) 52, элементы И-НЕ 53,управляющую шину 54,Логический блок 1 (фиг. 3) содержит блок 55 приоритета, элемент ИЛИ56, формирователь 57 синхросигналов,элемент И 58, группу элементов И59-62, первый 63 и второй 64 элементы НЕ, дешифраторы 65 и 66.Блок 1 имеет входные шины 67-69,выходные шины 70-81, входные шины82-86, выходные шины 87-89.Устройство работает следующим образом,При обращении к ЗУ по одной из внешних магистралей 15 соответствующийблок 2 преобразует сигналы интерфейса данной магистрали к некоторомуобщему виду, пригодному для дальнейшего использования в настоящем устройствеОт блока 2 запрос по управляющим шинам 14 поступает в блок 1,который определяет приоритет поступивших запросов и выдает последовательность сигналов, управляющих работой всех блоков ЗУ. По команде изблока 1 адрес выбранной ячейки памяти поступает по адресным шинам 17из соответствующего блока 2 в накопители 4-12, а разряды информации(например, 16 разрядов)по шинам 16в блок 3, где формируется кодовоеслово двумерного итеративного кода 4Данный код способей исправлять групповые ошибки, находящиеся в однойдиагонали матрицы кодового слова,которая для 16-ти разрядов информации имеет следующий вид:их х х х ах 5 хб х хе а 1х 1 х 11 х 11 аэ13 14 15 1 б ФЬЬ,Ь, Ь,где х, - х б - разряды информации;14Ь- Ь - контрольные разряды.В настоящем ЗУ разряды. каждойиз девяти диагоналей этой матрицызаписываются в отдельный накопитель,поэтому возможно исправление какодиночной, так и групповой ошибки любого из накопителей (при условии исправной работы остальных).Например, разряд а можно записать в накопитель 4, разряды х 4, а в накопитель 5, разряды х 3, х 8, а 3- в накопитель б и т.д. Однако в этом случае из-за различного числа разрядов, хранимых в каждом накопителе, )аэаимозаменяемость последних будет исключена. Для получения возможности 10 использования в ЗУ одинаковых накопителей производится следующее. Подгруппы разрядов, находящихся в диагоналях нескольких кодовых слов, объединяются в группы таким образом, чтобы об щее количество разрядов в группе было одинаковым. Пои этом, из каждого кодового слова либо совсем не выбирается, либо выбирается только одна подгруппа разрядов (диагональ),число 20 же кодовых слов может быть произвольным. Для рассматриваемого примера число кодовых слов принято равным трем, и одно из возможных распределений разрядов по группам приведеио в таблице. Объединив в групппу три кодовых слова, мы получили 9 групп по 8 разрядов в каждой, Составив группы из двух и одного кодового слова, мы могли бы получить 18 групп по 4 разряда. Однако, так как каждая группа разря= дсв записывается в отдельный накопитель, то это привело бы к увеличению их числа и снижению надежности ЗУ. Таким образом, в дайном примере в 35 каждый накопитель может быть записано восемь разрядов, а какая подгруппа разрядов будет записана в какой накопитель в данном цикле обращения к ЗУ, зависит от номера кодового слова. Йапример, разряды х, х х 1 а 4 второго кодового слова зппишутся внакопитель 4, разряды хз, хЕ, а 3 в накопитель 5, разряда 1 - в накопитель 6 и так все 24 разряда второго 45 кодового слова. Так как емкость ЗУ составляет 196608 слов, то все адресное пространство необходимо разбить на три равные массива по 65536 слов в каждом, при этом номер массива будет служить признаком подгруппы разрядов записываемой в данном цикле в тот или иной накопитель. Разбивку адресного пространства на три части можно провести любым способом, в даннОм ЗУ номер адресного массива определяется с помощью двух старших разрядов адреса А 16 и А 17,Если А 16 = А 17 = 0 - первый адресный массив, если А 16 = 1; А 17 = 0 второй адресный массив, а если А 16 - 0; А 17 = 1 - третий адресный массив.Комбинация А 16 = А 17 = 1 не используется, так как превышает объем адресного пространства ЗУ - 196608 65 слов. Определение номера адресногомассива производится в блоке 1, аоставшиеся 16 разрядов адреса АО-А 15используются следующим образом: АОА 13 - локализация адреса внутри БИСОЗУ, А 14-А 15 - выбор ряда из восьмиБИС ОЗУ внутри накопителей 4-12,В качестве примера рассмотрим записьинформации в пеовый накопитель 4(фиг. 2), По команде из блока 1 пошинам 18-25 в накопитель 4 из блокакоррекции 3 поступают разряды а, хх, х , а 4, х , х а, которые,палее пооходят йа первые входы элементов,И-НЕ 42. На вторые входы этихэлементов по управляющей шине 43из блока 1 поступает признак записи, а на третьи (также из блока 1)по управляющим шинам 44-51 - признакномера адресного массива, причем,так как данный накопитель являетсяпервым, а адрес обращения относится,например к третьему адресному мас -сиву, то разрешающий запись сигналпридет только по шинам 49-51 (таблица 1). Если адрес обращения относится к второму адресному массиву,то разрешающий сигнал придет го шинам 45-48, а если к первому, то пошине 44. Таким образом, соответствующие элементы И-НЕ 42 откроются инеобходимая подгруппа разрядов запишется в выбранный ряд БИС ОЗУ 52,(Управляющие и адресные шины БИСОЗУ с соответствующими вентилями непоказаны). Из сказанного становитсяясной коммутация управляющих шин44"51, а именно, шина 44 накопителя4 объединяется с шинами 45-48 накопителя 5, с шинами 49-51 накопителяб, с шиной 44 накопителя 7 и т.д.в соответствии с таблицей для первого адресного массива. Инны 45-48накопителя 4 объединяются с шинами49-51 накопителя 5, с шиной 44 накопителя б и т.д, для второго адресногомассива. Иины 49-51 накопителя 4объединяются с шиной 44 накопителя 5,;с шинами 45-48 накопителя б и т,д.для третьего адресного массива. Таким образом, при подобной коммутации,выполненной .с внешней стороны разьемов накопителей, приход разрешающего сигнала по одной из этих трехобъединенных шин определит номерадресного массива, т.е, необходимуюподгруппу разрядов, записываемуюв конкретный накопитель. При чтении, информация из выбранного ряда БИС ОЗУ 52 через элементы И-НЕ 53 поступает на шины 18-25 и далее в блок 3 коррекции, причем в этом случае на вторые входы элементов И-НЕ 53 го управляющей шине 54 поступает признак чтения. Подача сигналов на управляющие шины 44 - 51 производится аналогична в соответст 955207вии с принадлежностью адреса обращения к определенному адресному массиву.После коррекции в блоке 3 кодовое слово поступает в соответствующий блок 2 и одновременно может быть вновь записано в накопители 4-12, Следует отметить, что появление многократной ошибки в одном накопителе значительно более вероятно, чем скажем двухкратной или, тем более, трехкратной ошибки в разных накопителях, так как к полному выходу иэ строя одного накопителяможет привести целый ряд причин, таких как замыкание или обрыв управляющих и адресных шин БИС ОЗУ, замыкание или обрыв шин питания, пробой какого-либо входа БИС ОЗУ, нарушение контактов в разъеме и т.д Поэтому применение корректирующего кода, способного исправлять групповые ошибки определенного вида, существенно повышает надежность устройства. Управление всеми блоками ЗУ осуществляет логический блок 1 (фиг. 3)При поступлении запросов на обмен информацией ст блока 2 по.шинам 67- 69 блок 55 приоритета определяет запрос, пришедший на нее первым, и выдает на соответствующую выходную шину 70-72 высокий уровень напряжения, служащий признаком захвата памяти магистралью данного блока 2. Этот высокий уровень поступает в соответствующий блок 2 и подключает его для дальнейшей совместной работы с блоком 1. С этого момента на" чинается цикл работы ОЗУ с выбранной магистралью, причем остальные два блока 2 ни на какие сигналы, поступающие с блока 1, в этом цикле отвечать не будут. Получив высокий уровень сигнала по соответствующиМ шинам 70-72, выбранный блок 2 выдает в блок 1 по шине 82 признак записи или чтения запись - низкий уровень напряжения, чтение - высокий) 16 разрядов данных на шины 16 в случае осуществления записи и по шинам 83-86 - старшие разряды адреса А 14- А 17. Разряды адреса А 14-А 15 поступают на дешифратор 65 для определения одного из четырех возможных рядов БИС ОЗУ, к которому производится обращение в данном цикле, а разряды А 16-А 17 - на дешифратор выбора адресного массива для определения, к которому из трех возможных адресных массивов принадлежит адрес обращения. Одновременно признак выбранной магистрали через элемент ИЛИ 56 поступает на вход формирователя 57 синхронизирующих сигналов и запускает его. формирователь 57 синхрониэирующих сигналов выполнен на основе полупроводниковой линии задержки и 5 10 5 20 25 30 40 45 50 55 60 5 йреднаэначен для выдачи последовательности импульсов определенной длительности управляющих работой ЗУ. Лляработы БИС ОЗУ 52, показанных нафиг. 2, необходимы следующие сигналы: 14 разрядов адреса (АО-А 13),поступающих в мультиплексном режиме(сначала адрес строки АО-Аб, затемадрес столбца А 7-А 13), синхронизирующий сигнал адреса строки, синхронизирующий сигнал адреса столбца и признак записи. В соответствии с этим вначале на шину 73 с первого выходаформирователя 57 синхронизируюшихсигналов выдается строб адреса строки,поступающих на все три блока 2. Полуив этот сигнал, тот блок 2, на котоом присутствует высокий уровень с шин 70-72, выдает на адресные шины 17 (фиг, 1) адрес строки АО-Аб, поступающий в накопители 4-12. Для выдачи в накопители синхрониэирующего сигнала адреса строки с третьего выхода формирователя 57 синхронизирующих сигналов поступает на первые входы элементов И 59-62 положительный импульс, а на вторые входы этих элементов - признак выбора ряда с дешифратора 65. Соответствующий элемент И открывается с его выхода на ,одну иэ шин 78-81 выдается синхронизирующий сигнал адреса строки выбранного ряда. Поступив в накопители, этот сигнал заносит адрес строки АО-Аб в соответствующий ряд БИС ОЗУ занесение адреса столбцов А 7-А 13 происходит после занесения адреса строк следующим образом: с второго выхода формирователя 57 синхронизирующих сигналов на шину 74 выдается строб выдачи адреса столбца, получив который, выбранный блок 2 выдает в адресные шины 17 адрес столбца А 7-А 13. Затем с четвертого выхода формирователя 57 на шину 75 и далее в накопители 4-12 поступает синхронизирующий сигнал адреса столбца. В накопителях этот сигнал подается только на те строки БИС ОЗУ, которые соответствуют выбранному адресному массиву и заносит адрес столбца в них. Осуществление записи или чтения из БИС ОЗУ 52 возможно только при подаче обоих синхронизирующих сигналов адреса строки и адреса столбца, в противном случае запись,или чтение из БИС ОЗУ не производится и их выходы остаются в состоянии высокого импеданса. (Разводка шин синхронизи- рующих сигналов адреса строки и столбца, адресных шин и шины признака записи с соответствующими вентилями (не показаны). В режиме записи в накопители выдается сигнал "Запись" по шине 43 и признак записи на БИС ОЗУ по шйне 77, Признак записи формируется с помощью элемента И 58, на первый вход которого поступает им955207 мен между памятью и выбранным блоком 2 заканчивается и блок 1 начинает работу со следующим блоком 2, определенным схемой 55 приоритета,Таким образом, применение предлагаемой организации ЗУ позволяет существенно повысить надежность устройства за счет снижения числа накогительных блоков без уменьшения обшей емкости, причем каждый из накопительных блоков может полностью выйти из строя, не приводя к нарушению достоверности выдаваемой устройством информации. Значительно повышается ремонтопригодность запоминающего устройства, так,как существенно большая часть памяти может быть изъята из состава работающего ЗУ для ремонта или замены. (Для 16-ти. разрядного информационного слова 1/9 часть в предлагаемом решении и 1/22 в прототипе). Уменьшается также количество автонсмных источников питания накопительных блоков. пульс с выхода Формирователя 57, а на второй - высокий уровень сигнала "Запись" с выхода элемента НЕ 64, при этом на шине 54 будет низкий уровень с выхода элемента НЕ 63. В режиме чтения на шине 82 сохраняется высокий уровень, на шине 43 - низкий, а на шине 54 - высокий. Сигнал признака записи по шине 7.7 на БИС ОЗУ в этом случае не поступает. По окончании цикла с выхода Формирователя10 синхронизирующих сигналов на шину 76 выдается сигнал "Конец обмена". ВЫбранный блок 2 принимает его, снимает признак запрсса с соответствующей шины 67-69, признак режима рабо ты с шины 82 и прекращает выдачу стар:ших разрядов адреса на шины 83-86. В случае записи блок 2 прекращает также выдачу данных на шины 16, а в случае чтения пс сигналу "Конец обмена" 20 фиксирует в своем буферном регистре информацию, выданную блоком 3 коррекции нг разрядные шины 16. На этом обКодовое слово (адресный массив) Группы т 23 х , х, а хЗ хв аЗ х а 2 х 1 х 7 х 1 а хз хв аз а 110 х 6 х. 9 Х 1, Ь 6 и 16спы подключены к выходам одноименной группы выходов блока коррекции.2. Запоминающее устройство по и. 1 отличающееся тем, что логический блок содержит дешифраторы, формирователь синхросигналов, блок приоритета, элементы И, ИЛИ и НЕ и группу элементов И, причем выходы блока приоритета подключены к входам элемента ИЛИ,выход которого соединен с входом формирователя синхросигналов, выход первого элемента НЕ подключен к первому входу элемента И и входу второго элемента НЕ, одни ,из выходов формирователя синхросигналов соединены соответственно с вторым входом элемента И и одними из входов элементов И группы, другие входы ко торих соединены с выходами первого Формула изобретения 1. Запоминающее устройство с исправлением ошибок, содержащее блоки интерфейсного сопряжения, соединенные с блоком коррекции, и группы- накопителей, адресные входи которых подключены к адресным выходам блоков интерфейсного, сопряжения, о т л ич а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит логический блок, входы которого подключены к одним из выходов блоков интерфейсного сопряжения, вы ходы соединены с входами блока коррекции, одними из входов блоков интерфейсного сопряжения и управляющими входами накопителей, а информационные входы накопителей каждой груп8 х 1 хь х 1 х 16 х 13 Позиция соответствующегонакопителя на фиг. 1дешифратора, входы блока приоритета, первого элемента НЕ и дешифраторов являются входами блока, выходами которого являются другие выходы формирователя синхросигналов, выходы блока приоритета, элементов И и НЕ и выходы второго дешифратора.Источники информации,принятые во внимание при экспертизе 1. Патент СИ Р 3562709,кл, 340-146.1, опублик. 1970.2. Патент СИЛ 9 4006467,кл, 340/173, опублик, 1977 (прототип),3. Авторское свидетельство СССР5 Р 748402, кл. С 06 Р 3/04, 1978.4, Хетагуров Я. А., Руднев 10, П.Повышение надежности цифровых устройств методами избыточного кодирования М., "Энергия", 1974, с, 41-50,955207 Составитель В. РудаковГриыанова Техред М. Надь Корректор М. Демчи к ПодписноеР Зака роектная,Филиал ППП "Патент", г. ужгород, ул 48/61ВНИИПИ Государпо делам иэо113035, Москва Тираж 622ственногбретенийЖ, Р омитета открытий шская на