Лушпин — Автор (original) (raw)

Лушпин

Устройство для сдвига

Номер патента: 1665366

Опубликовано: 23.07.1991

...2 - 161-16 в = 00000000; выходы дешифратора 3 - 171 - 17 а =-0111; выходы дешифратора 4 -181, 182 "1,О; вход 94 1.Работа матрицы коммутаторов расписана в табл,9. 10 15 20 25 30 35 40 45 50 55 Следует отметить, что предлагаемое устройство для сдвига требует для реализации цепей управления существенно меньших анпаратурных затрат, чем известное,Формула изобретения Устройство для сдвига, содержащее матрицу коммутаторов, с первого по третий элементы запрета, с первого по третий элементы И, первый и второй элементы ИЛИ, причем вход К-го разряда (К = 1-3) входа кода сдвига устройства соединен с управляющим входом К-го элемента запрета и с первым входом К-го элемента И, первый и второй информационные входы коммутатора М-го столбца (М = 1 - 8)...

Устройство для синхронизации сигнала электромеханического переключателя

Номер патента: 961124

Опубликовано: 23.09.1982

Авторы: Белков, Братальский, Иванов, Лушпин

МПК: H03K 5/135

Метки: переключателя, сигнала, синхронизации, электромеханического

...в состоянии "1" и высокий уровень с выхода его первого разряда, поступая на управляющий вход, подготавливает его к приему информации по параллельным входам, блокируя при ем по последовательному входу.В тот момент, когда нацинает работать электромеханицеский переключатель 1, его нормально замкнутый контакт начинает размыкаться, что влечет за собой возникновение колебаний уровня напряжения на этом контакте с "0" на "1" .дребезг которые через инвертор 2 передаются на последовательный вход регистра. Однако регистр установлен в режим записи по параллельным входам, и на сигналы, поступающие на последовательный вход, не реагирует.В конце переходного процесса, когда нормально замкнутый контакт размыкается на нем устанавливается высокий...

Устройство для побитовой обработки чисел, представленных в форме с плавающей запятой

Номер патента: 938284

Опубликовано: 23.06.1982

Авторы: Карцев, Лещинский, Лушпин, Миллер, Пахунов

МПК: G06F 15/00

Метки: запятой, плавающей, побитовой, представленных, форме, чисел

...соединены с первым и вторым информационными входами четвертого коммутатора соответственно, выход которого соединен с входом седьмого регистра сдвига, выход которого соединен с вторым информацион ным входом второго арифметико-логического блока.Первый арифметико-логический блок содержит элемент И, сумматор, два триггера, элемент НЕ и коммутатор, выход которого соединен с выходом блока,.первый информационный вход коммутатора соединен с входом элемент та НЕ и инбормааионным выходом сумматора, выход переноса которого соединен с входом переноса сумматора, первый информационный вход которого соединен с первым информационным входом блока, второй информационный и управляющий входы блока соединены с первым и вторым входами элемента И...

Устройство для диагностики группы типовых элементов замены

Номер патента: 857996

Опубликовано: 23.08.1981

Авторы: Лушпин, Пахунов

МПК: G06F 11/30

Метки: группы, диагностики, замены, типовых, элементов

...каждом из этих блоков умножаются 32-разрядные числа А на В разрядов соответствующих весов числа В, причем число А поступает с шины А (8 разрядов) и из других блоков (по В разрядов из каждого), Результат этого умножения в многорядном коде поступает через регистр 15 в сумматор 16 многорядного кода, где с учетом переносов из соседних блоков образуется полное произведение.Операции типа сложения с фиксированной и плавающей запятой выполняются в блоках 4, 46. Числа А и В поступают сюда из блоков 4.1-44, на сдвигателе 17 производится выравнивание порядков по сигналам, выработанным в узле 21 обработки порядков. Далее на сумматоре 18 происходит сложение с учетом переносов иэ блока 46, и затем нормализация результата в узле 19.Результаты операций,...

Устройство для сложения разрядных двоичных чисел

Номер патента: 596943

Опубликовано: 05.03.1978

Авторы: Брик, Лушпин

МПК: G06F 7/385

Метки: двоичных, разрядных, сложения, чисел

...со входами переносов младших разрядов соответствующих сумматоровпоследующих ступеней,Структурная схема устройства изображе-на на чертеже,Устройство состоит из тп -разрядныхсумматоров 1, расположенных ступенями2-4, Выходы сумм сумматоров 1 предыдущей ступени (2,3) соединены с соответствуюшими входами операндов сумматоров 15 в сумсоот(2 тп+1) Известны устройства для сложения нескольких чисел, состояшие из последомтельно соединенных ступеней, в которыхвыходы предыдущего слоя соединены совходами последуюшего слоя 11, 2)Однако неоднородность структуры такихустройств затрудняет применение большихинтегральных схем для их построения,Наиболее близким техническим решениемк изобретению является устройство длясложения Ив тт.-разрядных,...

Многофункциональный логический модуль

Номер патента: 579610

Опубликовано: 05.11.1977

Авторы: Белков, Братальский, Лушпин

МПК: G06F 7/00

Метки: логический, многофункциональный, модуль

...поступает в один из четырех блоов 3 формирования дизъюнкций всех рангде У 4 - У 4 - входные сигналы блока формирования дизъюнкций всех рангов 3.3 нак + обозначает операцию ИЛИ.Первый блок формирования выдает 45 все куски функций четырех переменных на наборах 0000, 0001, 0010, 0011; второй блок - все куски функций на наборах 0100, 0101, 0110, 0111, третий блок - все куски функций на 5 О наборах 1000, 1001, 1010,1011, а четвертый блок - все куски функций на наборах 1100, 1101, 1110, 1111 .Выходы блоков 3 соединены со входами элементов ИЛИ 2 в соответствии с таблицей значений функций, а именно на вход элемента ИЛИ 2 подается тот сигнал Э, столбец которого в таблице 1 совпадает со значениями функции на данном наборе входных переменных,...

Вычислительная система для обработки чисел и многомерных векторов

Номер патента: 561966

Опубликовано: 15.06.1977

Авторы: Брик, Карцев, Лушпин, Пахунов

МПК: G06F 15/00

Метки: векторов, вычислительная, многомерных, чисел

...вторым выходом запоминающего устройства 7, второй вход которого соединен с выходом регистра адреса 3. 5 1 О 15 2 о 25 зо 35 4 О 45 50 1(роме того, вычислительная система содержит Л" дешифраторов 8, суммирующий блок 9, блок сравнения 10 и счетчик тактов 11, ,причем выходы коммутаторов 5 соединены со входами, соответствующих дешифраторов 8, выходы которых соединены с соответствующими входами суммирующего блока 9, выход которого соединен с первым входом блока сравнения 10, второй вход которого соединен с выходом счетчика тактов 11, а выход - со входом блока пуска 2 и входом счетчика тактов 11.Вычислительная система работает следующим образом,Начало каждого цикла обработки отмечается блоком пуска 2, разрешающего работу устройства управления...

Устройство для формирования группового переноса в сумматоре

Номер патента: 535571

Опубликовано: 15.11.1976

Авторы: Белков, Братальский, Лушпин

МПК: G06F 7/50

Метки: группового, переноса, сумматоре, формирования

...шиной(21 - 1)-го разряда первого слагаемого, второй вход первого и первые входы четвертогои пятого элементов И-НЕ 15, 18 и 19 соединены с шиной (21 - 1)-го разряда второго слагаемого. Вторые входы второго и четвертогоэлементов И-НЕ 16 и 18 соединены с шиной21-го разряда первого слагаемого, а третьегои пятого элементов И-НЕ 17 и 19 - с шиной21-го разряда второго слагаемого. 21+ --2- 1 -е формирователи вспомогательных функ 535571 50 55 60 65 5 10 15 20 25 ЗЭ 35 40 45/, т аспий 5 и 7 /= 1, 2 - ) содержат по два двухвходовых элемента И-НЕ 20 и 21, объединенных по выходу, (21+ - 11 -е фор 2 / мирователи вспомогательных функций 6 и 8 содержат по четыре двухвходовых элемента И-НЕ 22 - 25, объединенных по выходу. Первые входы первого и второго...

Устройство сравнения двух п-разрядных двоичных чисел

Номер патента: 531151

Опубликовано: 05.10.1976

Авторы: Белков, Братальский, Златников, Лушпин

МПК: G06F 7/04

Метки: двоичных, двух, п-разрядных, сравнения, чисел

...сравнеьия 1, а ( -ый вход второй группы входов - ко второму выходу той же ячейки. Р,) -ой ячейке 2 и) -го яруса-ый вход первой группы входов соединен с первым выходом К ( ) - 1) +-ой ячейки 36 сравнения 2 К.-разрядных кодов ( ч -1)-гэ яруса, а-ый вход второй группы входовсо ьторым выходом той же ячейки 2, Кроме того, каждая ячейка сравнения 2 К;разрядных кодов состоит из элемента И-ИЛИ -НЕ 3, содержашего К. элементов И 4-7 и элемент И-НЕ 8, причем-ый вход первой группы входов ячейки 2 соединен с-ым элементом И 4-7, а-ый входвторой группы входов ячейки 2 - с-ым, а (+1) -ым К-ым элементами И 4 7 и элементом И-НЕ 8, а выход элеме та И-ИЛИ-НЕ 3 подключен ко второму вячейки сравнения 2, вь Рез А с В н Быстродействие предложенного устройства...

Сумматор двоичных чисел

Номер патента: 506852

Опубликовано: 15.03.1976

Авторы: Белков, Братальский, Лушпин

МПК: G06F 7/385

Метки: двоичных, сумматор, чисел

...которые соединены соответственно с (2 Е - 1)-м, (2 К - 2)-м, (2 с - 4)-м,4(2 - 6)-м и так далее входами данной групповой схемы 6 признаков переноса; -й элемент И-НЕ (кроме последнего элемента И-НЕ) узлов 10 и 11 выработки признаков переноса Ц=З, 4 к+1) содержитвходов, которые (2+21 - 5) -м, (2+2/ - 6) -м, (2+ +2 - 8)-м, (2+21 - 10)-м и так далее входами данной групповой схемы 6 признаков переноса, а последний (-й) элемент И-НЕ узлов 10 и 11 выработки признаков перено. са содержитвходов, которые соединены со входом переноса и с (2+2 - 6)-м, (2+21 -- 8) -м, (2+2 - 10) -м и так далее входами данной групповой схемы б признаков переноса. В каждой групповой схеме б признаков переноса дополнительный вход -го элемента И-НЕ узла 9...

Устройство для суммирования разрядных двоичных чисел

Номер патента: 484518

Опубликовано: 15.09.1975

Автор: Лушпин

МПК: G06F 7/38

Метки: двоичных, разрядных, суммирования, чисел

...3 2/-го ряда данного блока 2, выходы сумм (2 Й - 1)-го и 2 А-го сумматоров 3 21-го ряда соединены с первым и вторым входами Й-го сумматора 3 (21+1)-го ряда данного олока 2.ЮВыходы переносов 1 - : . -го сумматоров 34 (г)г-г(21 - 1)-го ряда г-го блока 2 соединены со вторыми входами одноименных сумматоров 3 .21-го ряда (г - 1)-го блока 1, выходы переносов (2 Й - 1)-го сумматора 3 21-го ряда г-го блока 2 соединены с третьим входом А-го сумматора 3 (21+1)-го ряда (г - 1)-го блока 1, а выход переноса 2 Й-го сумматора 3 21-го ряда соединен с третьим входом й-го сумматора 3 (21+2)-го ряда (г - 1)-го блока 1, Входы сумматоров 3 первого ряда г-го блока 2 соедине 31 Чны соответственно с 1 - : - -ми входами сум 4мирования данного блока 2, а...

Однотактное цифровое арифметическое устройство

Номер патента: 330450

Опубликовано: 01.01.1972

Авторы: Брик, Гаврилин, Жук, Златииков, Карцев, Кислинский, Лушпин, Петрова

МПК: G06F 7/38

Метки: арифметическое, однотактное, цифровое

...многорядный код, образованный частичными произведениями, в двухрядный код произведения. Двухрядный код произведения с выхода преобразователя 8 поступает через коммутаторы 14 в старшую часть 11 сумматора 9, который преобразует двухрядный код произведения в одцорядный. Готовое произведение поступает в регистры 3 и 4. Умножение чисел малого форматаВ каждом из регистров 1 и 2 располагается столько чисел малого формата, сколько имеется блоков 7. В каждом блоке 7 перемножается одна пара сомножителей малого формата, поступающих из регистров 1 и 2.Таким образом, по одной команде одновременно выполняется столько независимых операций умножения, сколько имеется блоков 7. Произведение с выхода каждого блока 7 в однорядном или двухрядном коде...