クロックツリー合成 - Weblio 英和・和英辞典 (original) (raw)
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クロックツリー合成の英語
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クロックツリー合成
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「クロックツリー合成」の部分一致の例文検索結果
該当件数 : 23件
例文
クロックツリー合成装置、**クロックツリー合成**方法、制御プログラムおよび可読記録媒体例文帳に追加
CLOCK TREE COMPOSITION DEVICE, CLOCK TREE COMPOSITION METHOD, CONTROL PROGRAM AND READABLE RECORDING MEDIUM - 特許庁
*クロックツリー合成ツールおよび*合成**方法例文帳に追加
CLOCK TREE SYNTHESIS TOOL AND METHOD - 特許庁
**クロックツリー合成装置及び方法例文帳に追加
CLOCK TREE COMPOSITION DEVICE AND METHOD - 特許庁
**クロックツリー合成装置及び方法を提供する。例文帳に追加
To provide a clock tree composition device and its method. - 特許庁
さらに、領域G1〜G4、領域G5〜G8を群分けした後に、**クロックツリー合成（CTS）を行う。例文帳に追加
Regions G1 to G4 and regions G5 to G8 are divided into groups, and clock tree synthesis (CTS) is performed. - 特許庁
クロックツリー合成前の理想クロックモードでの遅延解析時に、**クロックツリー合成後に発現する遅延条件違反を発見できるようにし、****クロックツリー合成前の設計データに**クロックツリー合成後に発現する遅延条件違反が含まれている場合の設計工数を低減化できるようにした集積回路の遅延解析方法を提供する。例文帳に追加
To provide a delay analysis method of an integrated circuit that enables finding of delay condition violation expressing after clock tree synthesis during delay analysis in an ideal clock mode before clock tree synthesis, and enables reduction of the design man-hour when the delay condition violation expressing after clock tree synthesis is included in design data before the clock tree synthesis. - 特許庁
例文
基準クロック信号から生成された相異なるクロック信号を出力する複数のクロック信号器を含むクロックツリー合成装置、クロック信号生成器及び**クロックツリー合成**方法による。例文帳に追加
This clock tree composition device includes a plurality of clock signal units for outputting clock signals generated from a reference clock signal and different from one another; a clock signal generator; and a clock tree composition method. - 特許庁
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「クロックツリー合成」の部分一致の例文検索結果
該当件数 : 23件
例文
本方法は、クロックツリー中の経路又は経路対に関するジッタを計算するため、クロックツリー中の経路又は経路対の各ステージのジッタを互いに統計的に合成するステップを含む。例文帳に追加
The method includes a step for statistically combining the jitters of the respective stages of a path or a couple of paths in the clock tree with one another in order to calculate the jitters related to the path or the pair of paths in the clock tree. - 特許庁
本方法は、クロックツリー中の経路又は経路対に関するジッタを計算するため、クロックツリー中の経路又は経路対の各ステージのジッタを互いに統計的に合成するステップを含む。例文帳に追加
The method includes a step of statistically synthesizing the jitter in each stage of a path or a pair of paths inside the clock tree with each other to calculate the jitter associated to the path or the pair of paths inside the clock tree. - 特許庁
クロック信号発生器はクロックツリーが合成される時、基準クロック信号の終端として認識されない付加ロジック回路を含む。例文帳に追加
The clock signal generator includes an additional logic circuit without being recognized as a terminal of the reference clock signal when the clock tree is composed. - 特許庁
回路のジッタを計算する方法、論理装置及びシステム並びに回路のクロックツリーを合成する方法、論理装置及びシステム例文帳に追加
METHOD, LOGICAL DEVICE AND SYSTEM FOR CALCULATING JITTER OF CIRCUIT; AND METHOD, LOGICAL DEVICE AND SYSTEM FOR SYNTHESIZING CLOCK TREE OF CIRCUIT - 特許庁
ステップ１３でレイアウトツールを用いて配置・配線を行うとともに、**クロックツリー合成を業ない、フロアープラン検討を行う。例文帳に追加
A floor plan is reviewed by performing arrangement, wiring and simultaneously synthesizing a clock tree by using a layout tool at a step 13. - 特許庁
ＬＳＩのチップ内遅延ばらつきによるクロックスキューへの影響を、クロックツリー合成以前の設計ステップで適切に予測して、タイミング制約違反に対処することにより**クロックツリー合成**後にタイミング制約違反が多発することを防ぐ。例文帳に追加
To prevent the frequent occurrence of timing constraint violation after clock tree composition by properly predicting any influence on clock skew due to the in-chip delay fluctuation of an LSI in a design step before clock tree composition, and dealing with timing constraint violation. - 特許庁
このように、クロックツリーの末端におけるＣＴＢ（ＣＴＢ５）のファンアウトをほぼ等しくして、その駆動負荷の大きさが近似するようにしているため、一般的なＥＤＡツールによる**クロックツリー合成に比べてＣＴＢの数を大幅に減らしても、ＦＦにおけるクロック信号のスキューを微小に抑えることができる。例文帳に追加
This structure can suppress the skew of clock signals in flip-flops very small, even when the number of CTBs is reduced greatly in comparison with a general clock tree synthesis by a general EDA tool. - 特許庁
例文
設計支援装置は、*クロックツリー合成処理（ステップ２３）にて生成した*クロックツリー**に含まれるクロックパスについて、電圧・温度の遅延感度をそれぞれ算出し、２つのクロックパスの遅延感度の差を０に近づけるように、クロックパスの遅延感度を調整する。例文帳に追加
The design support device calculates delay sensitivities of voltage and temperature about a clock path included in a clock tree generated in clock tree composition processing (step 23), and adjusts the delay sensitivities of two clock paths such that a difference between the delay sensitivities of the two clock paths is brought close to zero. - 特許庁
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「クロックツリー合成」の英訳に関連した単語・英語表現 |
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