B-CK - Weblio 英和・和英辞典 (original) (raw)
例文
Clock signals CK, video data signals R/G/B and source driver start pulse signals SPI are cascade-connected between first to eighth source dirvers in which eight source drivers LSI1 are cascade-connected.例文帳に追加
クロック信号ＣＫ、映像データ信号Ｒ・Ｇ・Ｂ、及びソースドライバ用スタートパルス信号ＳＰＩが、８個のソースドライバＬＳＩ１が縦続接続された第１〜第８ソースドライバ間でカスケード接続されている。 - 特許庁
In the device 2, the impedance between contacts A and B is made lower and amplitudes of signals CK and ICK are made shorter when a transmission signal TS2 is 'L', but the amplitudes are made wider when the transmission signal TS2 is 'H'.例文帳に追加
また、装置２において、送信信号ＴＳ２が“Ｌ”のときは接点Ａ，Ｂ間のインピーダンスが小さくなり、信号ＣＫ，ＩＣＫの振幅は小さくなる一方、“Ｈ”のときは振幅は大きくなる。 - 特許庁
Then, a prescribed point when smaller color difference is not obtained any more is determined as an output point (point specified by CMYK value) in the CK space corresponding to the input point in an L*a*b* space.例文帳に追加
そして、より小さな色差が得られなくなった時点における所定点を、Ｌ＊ａ＊ｂ＊空間上の入力点に対応するＣＫ空間上の出力点（ＣＭＹＫ値で規定される点）と決定する。 - 特許庁
When the amount X of the received data is not larger than the reference value B, the select or 40 alternately gives the reference clock CK0 and a low-speed clock CK2 for a prescribed period each as a clock CK to the D/A converter 50.例文帳に追加
受信データ量Ｘが基準値Ｂ以下のときセレクタ４０は、基準クロックＣＫ０と低速クロックＣＫ２とを所定期間ずつ交互にクロックＣＫとしてＤ／Ａ変換器５０に与える。 - 特許庁
An input inverting buffer circuit 12 and a clock half period delay circuit 13 that delay each input signal such as the start pulse signal SP, the video data signals R, G, B and the clock signal CK propagated through the LSI chips 1,..., by a half period of the clock signal CK and provide the output of them are provided to each source driver LSI chip 1.例文帳に追加
ソースドライバＬＳＩチップ１…に縦続して伝搬されるスタートパルス信号ＳＰ、映像データ信号Ｒ・Ｇ・Ｂ、クロック信号ＣＫを、これら各入力信号に対してクロック信号ＣＫの半周期分を遅延させて出力させる入力反転バッファ回路１２及びクロック半周期遅延回路１３が各ソースドライバＬＳＩチップ１…に設けられている。 - 特許庁
However, since the node B and the power source of positive voltage Vdd are connected via a transistor T20, the potential Vb of the node B is stabilized at a High side, erroneous operation by noise superposed on a clock signal ck is prevented when a power is supplied.例文帳に追加
しかし、ノードＢと正の電圧Ｖddの電源とがトランジスタＴ２０を介してに接続されるため、ノードＢの電位Ｖｂは、Ｈｉｇｈ側で安定し、電源投入時、クロック信号ｃｋに重畳したノイズによる誤動作は防止される。 - 特許庁
A start pulse signal SP, video data signals R, G, B and a clock signal CK are cascaded and propagated through source driver LSI chips 1 connected in cascade and delayed and the delay time differs between a leading signal and a trailing signal of the signals.例文帳に追加
縦続接続されるソースドライバＬＳＩチップ１に、縦続して伝搬されるスタートパルス信号ＳＰ、映像データ信号Ｒ・Ｇ・Ｂ、クロック信号ＣＫが、各ソースドライバＬＳＩチップ１…において遅延を生じ、かつその遅延時間が信号の立ち上がり時と立ち下がり時とで異なる。 - 特許庁
例文
To provide a method for transmitting data between two devices (D1, D2) which can restrain a clock line to an electric potential representing a logic value B opposite to a logic value A respectively using a clock line (CK) maintained at the default value of the logic value A and at least one data line (DT).例文帳に追加
論理値Ａのデフォルト値に維持されているクロック線（ＣＫ）と少なくとも一本のデータ線（ＤＴ）により、それぞれＡと反対の論理値Ｂを表す電位にクロック線を拘束することができる二つの装置（Ｄ１、Ｄ２）間でデータを送信するための方法を提供する。 - 特許庁