Устройство для сопряжения двух процессоров через общую память — SU 1515172 (original) (raw)
Текст
СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 9) 111) 1) 4 С 06 Г 15/16 ОПИСАНИЕ ИЗОБРЕТЕНИ А ВТОРСКОМУ СВИ ЬСТВУ ственн ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХПРОЦЕССОРОВ ЧЕРЕЗ ОБЩУЮ ПАИЧТЬ(57) Изобретение относится к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных систем. Целью изобр ретения является расширение областиприменения устройства путем обеспечения возможности двустороннего обменаинформациеи между оперативной памятьюи каждымиз сопрягаемых с ней процессоров. Это достигается тем; что всустройство дополнительно введены второйшинный формирователь 3, мультиплексор 5 управления оперативной памятьюи элемент НЕ 7. 1 нл.Изобретение относится к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных систем.Целью изобретения является расшире 5 ние области применения путем обеспечения возможности двустороннего обмена информацией между оперативной памятью и каждым иэ сопрягаемых с ней процес соров.На че .теже приведена структурная схема предлагаемого устройства.Устройство содержит блок 1 оператив. ной памяти, первый и второй шинные формирователи 2 и 3, мультиплексор 4 адреса, мультиплексор 5 управления оперативной памятью, триггер 6, элемент НЕ 7, шины 8 и 9 адреса первого и второго процессоров, входы 10 и 11 20 запроса доступа к блоку оперативной памяти первого и второго процессоров, выходы 12 и 13 предоставления доступа к блоку оперативной памяти первому и второму процессорам, шины 14 и 15 25 управления режимом работы блока оперативной памяти первого и второго процессоров, шины 16 и. 17 обращения к блоку оперативной памяти первого и второго процессоров, шины 18 и 19 30 данных первого и второго процессоров, первый и второй процессоры 20 и 21.Устройство работает следующим образом.Процессор, обращающийся к блоку 1, оперативной памяти, выставляет сигнал на входе 10 запроса доступа к блоку 1 оперативной памяти, обеспечивая переключение триггера 6 в состояние единицы и разрешая тем самым прохождение 40 адреса с шины 8 адреса через мультиплексор 4 адреса ыа адресные входы блока 1 оперативной памяти. Одновременно обеспечивается включение в работу первого шинного формирователя 2 и коммутация мультиплексора 5 управления оперативной памятью, Процессор 20, получив сигнал с выхода 12 предоставления доступа к блоку 1 оперативной памяти, формирует сигналы на шинах 14 и 16 управления режимом работы блока50 1 оперативной памяти и обращения к блоку 1 оперативной памяти, выбирая тем самым направление коммутации первого шинного формирователя 2 и обес 55 печивая управление режимом работы (записью или считыванием информации) блока 1 оперативной памяти. По завершении цикла работы с блоком 1 оперативной памяти процессор 20 снимаетсигнал с входа 10 запроса доступа кблоку 1 оперативной памяти и устройство переходит в режим ожидания эапро.са,При обращении к блоку 1 оперативной памяти второго процессора 21 устройство работает аналогично.При одновременном появлении сигналов на входах 10 и 11 запроса доступак блоку 1 оперативной памяти триггер6 сохраняет свое состояние, осуществляя обслуживание одного из процессоров аналогично описанному процессу.После снятия сигнала с входа 10или 11 запроса доступа к блоку 1 оперативной памяти процессором 20 или 21,получившим доступ, триггер 6 переключается за счет наличия на его входесигнала запроса от другого процессора 20 или 21 и устройство обслуживаетсоответственно другой процессор.Формула из о бре тенияУстройство для сопряжения двух процессоров ч ерез общую память, содержащее блок оперативной памяти, мультиплексор адреса, первый шинный формирователь, триггер, причем первый и второй нцформацноцные входы мультиплексора адреса соединены с адресными вд 1 ходами соотвстственно первого и второго процессоров, информационн дй выход мультиплексора адреса соединсц с адресным вход.м блока оперативной памяти, информационный вход-выход которого соединен с первым информационным входом-выходом первого шинного формирователя, второй информационный вход-выход которого соединен с входом-выходом данных первого процессора устройства, выход триггера соединен с управляющим входом мультиплексора адреса и с входом разрешения первого шинного формирователя, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения путем обеспечения возможности двустороннего обмена ицфортлацией между оперативной памятью и каждым из сопрягаемых с ней процессоров, в него введены второй шинный формирователь, мультиплексор управления оперативной памятью и элемент НЕ, причем первый информационный вход- выход второго шинного формирователя соединен с информационным входомСоставитель В. ГеращенкоРедактор Ю. Середа Техред Л.Олийнык Корректор В. Кабаций Заказ 6277/46 Тираж 668 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул, Гагарина,10 б 15 выходом блока оперативной памяти, второй информационный вход-выход второго шинного формирователя соеди нен с входом-выходом данных второго процессора устройства, выход запроса которого соединен с инверсным входом сброса триггера, инверсНЫй вход установки которого соединен с выходом запроса .от первого процессора устройства, выход управления чтением-записью от первого процессора которого соединен с управляющим входом первого шинного формирователя и первым информационньи входом первой группы мультиплексора управления оперативной памятью, второй информационный вход первой группы которого соединен с выходом управления обменом от первого процессора устройства, выход управления чтением-записью от второго процессора устройства соединен с уппавляющим входом второго шинного фор 15172 6мирователя и первым информационньивходом второй группы мультиплексорауправления оперативной памятью, второй информационный вход второй группы которого соединен с выходом управления обменом от второго процессораустройства, первый информационный выход мультиплексора управления оперативной памятью соединен с входомуправления чтением-записью блокаоперативной памяти, вход управленияобменом которого соединен с вторьвинформационньи выходом мультиплексо ра управления оперативной памятью,вход управления которого соединен свыходом триггера, входом подтверждения запроса от первого процессораустройства и входом элемента НЕ, выход которого соединен с входом разрешения второго шинного формирователя.и входом подтверждения запроса второму процессору устройства.
Заявка
4340552, 06.11.1987
ПЕРМСКОЕ НАУЧНО-ПРОИЗВОДСТВЕННОЕ ОБЪЕДИНЕНИЕ "ПАРМА"
КИСЕЛЕВ ВИКТОР ИВАНОВИЧ, КАЮШЕВ ЕВГЕНИЙ ВЛАДИМИРОВИЧ, ВОЛКОВ АЛЕКСАНДР АЛЕКСЕЕВИЧ, АНТИПИН ВЛАДИМИР АНАТОЛЬЕВИЧ, ЦИГЛЕР МАРАТ БОРИСОВИЧ, ЧУЕВ СЕРГЕЙ ГЕОРГИЕВИЧ
МПК / Метки
МПК: G06F 15/167
Метки: двух, общую, память, процессоров, сопряжения
Опубликовано: 15.10.1989
Код ссылки
Устройство для сопряжения двух процессоров через общую память