Адресация или выборка операнда команды или результата — G06F 9/34 — МПК (original) (raw)
Устройство для людификации адреса электронных вычислительных машин
Номер патента: 217726
Опубликовано: 01.01.1968
Автор: Сапожков
МПК: G06F 9/32, G06F 9/34
Метки: адреса, вычислительных, людификации, машин, электронных
...модификатора, старшие разряды которого хранятся в двоичном счетчике 3. Одноразрядный сумматор 4 предназначен для сложения перекрываемых 5 разрядов относительного адреса и модификатора. Управление записью и считыванием регистров 1 и 2 счетчика 3, а также выдачей сигнала +1 на счетчик 3 из сумматора 4 и запуск сумматора на сложение осуществля ются схемой 5,В регистре 1 хранится относительный адрес.В регистре 2 хранятся младшие разряды мо- дификатора, а в счетчике 3 - старшие, Младшие разряды относительного адреса, не пере крываемые модификатором, остаются без из.менения. В соответствии с сигналами управления со схемы 5 соответствующие разряды модификатора и относительного адреса подаются с регистров 1 и 2 на сумматор 4. Ре зультат...
Устройство для коммутации разрядов кратныхадресов
Номер патента: 233999
Опубликовано: 01.01.1969
МПК: G06F 9/32, G06F 9/34
Метки: коммутации, кратныхадресов, разрядов
...схему ИЛИ соединены со входом установки в единичное состояние соответствующего разряда схемы возбуждения адресов. Это позволяет упростить обработку информации. Иа чертеже представлена схема описываемого устройства. Устройство содержит триггер 1 регистра заданного адреса, схемы И 2 - 5, устройство 6 управления, схемы ИЛИ 7 и 8, схему 9 возбуждения адресов, шины 10 и 11 прямой и об ратной подачи адреса. Устройство работаетследующим образом.Высокий уровень прямая подача адресаиз устройства управления 6 по шине 10 поступает на вторые входы схем И 8 и 4, воз буждая схему 9 возбуждения адресов черезсхемы ИЛИ 7 и 8 в соответствии со значением кода триггера 1 регистра заданного адреса.При обратной подаче адреса разрешаюп 1 ий 15 уровень со...
Устройство для модификации адресов
Номер патента: 249057
Опубликовано: 01.01.1969
Авторы: Асцатуров, Кондратьев, Мальцев
МПК: G06F 9/32, G06F 9/34
Метки: адресов, модификации
...изменения адресов реализуется схемой предлагаемого устройства,Выход формирователя 1 потенциала выборки 1-го операнда устройства управления 2 соединен со входами схем И 3 и 4, выход формирователя 5 потенциала выборки 2-го сомножителя устройства 2 соединен со входами схем И б и 7.Единичный выход триггера 8 нечетного разряда произведения соединен со входами схем И 4 и б, нулевой выход этого триггера соединен со входами схем И 3 и 7. Выходы схем И 3 и б соединены со входом схемы ИЛИ 9, выход которой соединен со входами схем И 10, 11 и 12,Выход формирователя 13 потенциала коррекции устройства управления 2 соединен со входом схемы ИЛИ 14 и входом схемы И 10, Выход формирователя 15 потенциала восстановления устройства 2 соединен со входом...
Устройство для формирования адресов
Номер патента: 283687
Опубликовано: 01.01.1970
Автор: Заровский
МПК: G06F 9/26, G06F 9/32, G06F 9/34 ...
Метки: адресов, формирования
...поданным через 20 одну или другую группу вентилей (прямо илисо сдвигом) или с кодами двух соответствующих счетчиков, поданными через разные группы вентилей (один код - прямо, а другой - со сдвигом на й разрядов влево). Номера 25 счетчиков и порядок подачи кодов указываются в индексных разрядах команды. Количество счетчиков определяется сложностью операций, выполнение которых нужно обеспечить. Для выполнения оольшинства операций с матрица мп достаточно иметь три счетчика.283687 Предмет изобретения Составитель Е. И. Иванеева Редактор В. С, Левятов Техред Л. В, Куклина Корректор О. С. ЗайцеваЗаказ 3590/10 Тираж 480 Подписное ЦИИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР Москва, 5 К.35, Раушская иаб д....
Устройство для модификации адресов
Номер патента: 395835
Опубликовано: 01.01.1973
Автор: Заровский
МПК: G06F 9/26, G06F 9/32, G06F 9/34 ...
Метки: адресов, модификации
...выходы старших разрядов которого соединены со входами дсшифратора, управляющий вход сдвигающего регистра соединен с первым входом устройства, а сдвигающий вход - со вторым входом устройства.На чсртсжс представлена блок-схема устройства. Она содержит индексные рсгистры 1, элементы И 2, сумматор адреса 3, дешифратор 4, сдвигающий регистр 5, имеющий входыби 7.Устройство работает следующимПсрсд началом вьполнения группынательных команд, в которой встречманды с изменяемыми адресами, вчерез вход б специальной командой ют управляющий код. Прн выполненни каждой команды через вход 7 поступаст управляющий сигнал, осугцествляющнн сдвиг кода на К разрядов. При этом в старших К разрядах регистра оказывается код, соответствующий признаку...
Устройство для формирования сигналовопераций
Номер патента: 432501
Опубликовано: 15.06.1974
Авторы: Забубенов, Изобретени, Ломарев, Тарасов
МПК: G06F 9/00, G06F 9/34
Метки: сигналовопераций, формирования
...полноразрядные коды соответствующих операций и заносит их в регистр кода операции 22,Относительные коды операций под воздействием управляющих сигналов на входе 3 устройства с регистра команд 10 через коммутатор 11 подаются на второй вход сумматора 14, на первый вход которого под воздействием управляющего сигнала па входе 8 устройства с регистра базового кода операции 16 через второй блок связи подаются базовые коды операций. Сформированный на выходе сумматора 14 полноразрядный код операции под воздействием управляющего сигнала на входе 6 устройства через первый блок связей 15 подается на регистр 22. В случае переменной базы этот же код под воздействием управляющего сигнала на входеустройства с выхода сумматора 14 через первый блок связи...
Устройство для формирования адресов процессора быстрого преобразования фурье
Номер патента: 922763
Опубликовано: 23.04.1982
МПК: G06F 17/14, G06F 9/34
Метки: адресов, быстрого, преобразования, процессора, формирования, фурье
...сигнал занесения в регистр 6на шестом выходе блока 1 управленияи сигнал восстановления счетчика2 на первом выходе блока 1 управления при сигнале на четвертом выходеблока 1 управления равному логическому нулю. в результате чего в 1 -омразряде счетчика 2 восстанавливаетсязначение логической единицы, а позаднему Фронту сигнала на шестом выходе блока 1 управления в регистр 6заносится адрес второго операндаи-ой пары, В первой половине пятого такта вырабатывается сигнал натретьем выходе блока 1 управления,по которому в счетчик 2 добавляется.единица и тем самым адресуется11-ая пара операндов, а во второй половине вырабатывается сигнал на первом выходе блока 1 управлений, присигнале на четвертом выходе блока 1управления, равному логическому...
Устройство для формирования адресов
Номер патента: 924709
Опубликовано: 30.04.1982
Авторы: Агеев, Гаврилов, Нестеров, Тимофеев
МПК: G06F 17/14, G06F 9/34
Метки: адресов, формирования
...записан код 1000, т.е. первый адрес второго операнда.При поступлении второго тактового импульса снова происходит сложение содержимого регистров 1 и 3. В регистр 1 и регистр 9 запишется код 0100, т.е. второй адрес первого операнда и т.д. В регистре 9 Формируется последовательность адресов первого и второго операндов, а регистр 8 остается в нулевом состоянии (табл.1), При Формировании на выходе блока 7 кода 1111 срабатывает элемент И 10, на выходе которого появляется единичный потенциал. При этом регистр 1 и регистр 2 устанавливаются в нулевое состояние, единица в регистре 3 сдвигается влево на один разряд, а единица в регистре 4 - вправо на. один разряд, Регистры 8 и 9 устанавливаются в нулевое состояние, т.е.в них фиксируются первый...
Устройство для адресации памяти микро-эвм
Номер патента: 991427
Опубликовано: 23.01.1983
МПК: G06F 9/34
Метки: адресации, микро-эвм, памяти
...1 ф, выход его соединен с информационным входом второго триггера, выход которого соединен с третьим входом четвертого элемента И, первым входом второго элемента ИЛИ и информационным входом третьего триггера, выход которого соединен с вторым входом второго элемента ИЛИ и с вторьм входом третьего элемента И, вход сбро. са схемы соединен с первьм входом пер" вого элемента ИЛИ, второй и третий входы которого соединены с выходами третьего и четвертого элементов И, 65 Увеличение объема памяти достигается тем, что при обращении процессора за командой устройство вырабатывает сигнал Считывание команды, который позволяет ввести еще одну подсистему памяти для хранения программобъемом 65536 байт.Ба Фиг. 1 представлена структурнаясхема Устройства...
Устройство для формирования адресов процессора быстрого преобразования фурье
Номер патента: 999062
Опубликовано: 23.02.1983
МПК: G06F 9/34
Метки: адресов, быстрого, преобразования, процессора, формирования, фурье
...тактах йа первом .выходе блока. 1 управления вырабатываются сигналы, по положительному перепаду которыхв первый счетчик 2 добавляются три единицы, чем адресуется первый операнд и+1-й пары операндов, Кроме того, в девятом такте на третьем выходе блока 1 управления вырабатывает. ся сигнал, по отрицательному перепау которого в регистр 6 заносится.ЭЗ адрес первого операнда и+1-й пары.В десятом и одиннадцатом тактах управляющие сигналы не вырабатываются. В двенадцатом такте на первом выхо 46 де блока 1 управления вырабатывается сигнал, по положительному перепаду которого в первый счетчик 2 добавляется единица, чем адресуется второй операнд и+1-й пары. Кроме4 того, на третьем выходе в двенадцатом такте блока 1 управления вырабатывается сигнал,...
Устройство для адресации процессора быстрого преобразования фурье
Номер патента: 1040491
Опубликовано: 07.09.1983
Авторы: Клюс, Петровский
МПК: G06F 17/14, G06F 9/34
Метки: адресации, быстрого, преобразования, процессора, фурье
...входф блока формирования адреса соедине- . ны соответственно с первым, вторим и третьим выходами блока синхронизации, введен ш-разрядный счетчик, вход которого соединен с третьим выходом блока синхронизации, а информационные выходы в-разрядного счетчика соединены с первой группой входов регистра адреса, вторая группа входов которого подключена к выходам блока формирования адреса,выходю-го разряда соединен с управляющим входом К-разрядного счетчика, управляющий выход которого подключен к второму управляющему входу К-разрядного регистра сдвига, а выход К-го разряда регистра сдвига соединен с входом блока синхро низации.Причем блок синхронизации содержит первый и второй триггеры, генератор одиночного импульса, элемент И, элемент...
Устройство для формирования адресов операндов процессора быстрого преобразования фурье
Номер патента: 1056207
Опубликовано: 23.11.1983
Автор: Матюшонок
МПК: G06F 17/14, G06F 9/34
Метки: адресов, быстрого, операндов, преобразования, процессора, формирования, фурье
...например 1024, 512 или 256 точек. Затем ло входу 12 устанавливается режим работы блока адресации путем подачи единичного потенциала на однуиз линий 12-1-2-3. При влкючении режима БПФ подан потенциал на линию2-1, При этом входные синхроимпульсы поступают на входную шину 11 узлауправления выдачей адресов 9, пройдя через делитель на триггерах 14 и 15 с частотой в 4 раза меньшей входной. Синхроимпульсы ( фиг.2 а, б, фиг.3) поступают на входную логику 2 счетчика 1,который изменяет свое состояние с каждым входным синхроимпульсом, причемодин из разрядов счетчика 1 блокируется с помощью входной логики, управляемой регистром 4, который произ 1056207водит сдвиг "1" с окончанием каж" дой итерации. На первой итерации блокируется...
Устройство для формирования адресов процессора быстрого преобразования фурье
Номер патента: 1080149
Опубликовано: 15.03.1984
Автор: Шемаров
МПК: G06F 17/14, G06F 9/34
Метки: адресов, быстрого, преобразования, процессора, формирования, фурье
...при этом тактовый вход счет"чика и первые входы элементов 2 И-НЕобъединены.между собой и являютсятактовым входом устройства, инфор- бОмационный выход счетчика подключенк адресному входу узла постоянной,памятк, вход старшего разряда,адресного входа которого подключенк выходу старшего разряда дешифра тора, первый информационный выходузла постоянной памяти подключен ковторому входу первого элемента2 И-НЕ, выход которого подключен ксуммирунщему входу первого реверсивного счетчика, второй информационный выход узла постоянной памятисоединен со вторым входом второго элемента 2 И-НЕ,.выход которогоподключен к вычитакщему входу первого реверсивного счетчика, третийинформационный выход узла постоянной памяти соединен со вторым входомтретьего...
Устройство для формирования адресов при выполнении быстрого преобразования фурье
Номер патента: 1084808
Опубликовано: 07.04.1984
Авторы: Козленко, Левченко, Ядрихинский
МПК: G06F 17/14, G06F 9/34
Метки: адресов, быстрого, выполнении, преобразования, формирования, фурье
...ства.На чертеже представлена функциональная схема устройства для формиИзобретение относится к автоматике и вычислительной технике и может быть использовано при построении устройств, реализующих быстрое преобразование, Фурье. 5Известно устройство для формирования адресов, содержащее счетчик адресов, узел реконфигурации счетчика адресов, регистр, группу элемен- тов ИЛИ, блок выдачи адресов Я .Наиболее близким к изобретению по технической сущности является устройство для формирования адресов в составе Фурье-преобразователя, содержащее счетчик итерации, счетчик 15 адреса и дешифратор, причем счетный вход счетчика адресов является тактовым входом устройства, выход переполнениясчетчика адресов подключен к входу счетчика итераций, выход...
Блок формирования адресов для устройства, реализующего быстрое преобразование уолша
Номер патента: 1104526
Опубликовано: 23.07.1984
Авторы: Гринчук, Коркмазский, Шарафан
МПК: G06F 17/14, G06F 9/34
Метки: адресов, блок, быстрое, преобразование, реализующего, уолша, устройства, формирования
...объединение соответствующих сигналов группы элементов И 4 и формирование на своих выходах разрядов с 2-го по(и - 1) -й адреса первого операнда, При этом младшим и старшим разрядом адреса первого операнда являются выходные сигналы первого и последнего элементов группы элементов И 4.Группа элементов ИЛИ 6 осуществляет объединение входных информационных сигналов блока, представляющих собой позиционный код номера итерации и соответствующих разрядов адреса первого операнда,и формирует на своих выходах адрес второго операнда. Мальтиплексор 7 представляет собой цифровой четырехканальный мульиплексор и осуществляет выдачу на информационный выход 8 блока одного иэ четырех и+2) -разрядных адресов: адреса входных данных, адреса первого...
Устройство для формирования адресов операндов процессора быстрого преобразования фурье
Номер патента: 1133597
Опубликовано: 07.01.1985
МПК: G06F 17/14, G06F 9/34
Метки: адресов, быстрого, операндов, преобразования, процессора, формирования, фурье
...И Второй группы соединены иЯ ВЛЯЮТС Я ВХОДОМ РЯЗ РЕИ 1 Е 11 ЙЯ фОРМИРО -вания адреса устройства, группой инфОРМаЦИОННЫХ ВХОДОВ КОТорОГО ЯВЛЯЮТся вторые входы соответствующих элементов И второй группы, второй регистр адреса, введены первь 1 й, второй,третий и четвертый элементы И, элемент НЕ, элемент ИЛИ, первый и второй 1)-триггеры, группа элементов НЕ,реверсивный счетчик 1 информационныевыходы разрядов второго регистраадреса подключены к входам соответствующих элементов НЕ группы, выходы 15которых подключены к информационным входам соответствующих разрядовреверсивного счетчика, информационные выходы разрядов которого подключены к вторым входам соответствующих элементов И первой группы и информационным входам соответствующихразрядов...
Блок адресации для процессора быстрого преобразования фурье
Номер патента: 1223247
Опубликовано: 07.04.1986
Авторы: Запольский, Костинский, Пекелис, Подгорнов
МПК: G06F 17/14, G06F 9/34
Метки: адресации, блок, быстрого, преобразования, процессора, фурье
...разрядах младшие битыначального значения адреса последовательности элементов, подвергающейся двоично-инверсному преобразованию, необходимо их разместить таким образом, чтобы самый младший битначального значения адреса бып размещен в самом старшем из неиспользованных разрядов регистра 5 сдвига,примыкающий к самому младшему битуначального значения адреса - в примыкающем к самому старшему из неиспользуемых разрядов регистра 5 сдвига и так до самого младшего разряда регистра 5 сдвига,При таком размещении младшихбитов адреса после двоично-инверсного преобразования младшие битынепосредственно примыкают к старшейгруппе регистра адреса 4, располагаясь в соответственном порядке:более младший бит занимает болееправую позицию. При...
Устройство для формирования адресов алгоритма быстрого преобразования фурье
Номер патента: 1233167
Опубликовано: 23.05.1986
Авторы: Алферов, Итенберг, Леонов
МПК: G06F 17/14, G06F 9/34
Метки: адресов, алгоритма, быстрого, преобразования, формирования, фурье
...пример определения последовательности адресов операндов при выполнении второй итерации 1 б-точечного быстрого преобразования Фурье (т,е. М =1 б, р - "э12331 б 7 Таблица 1 Номер "бабочки" Номер "ба бочки" со Новый номер"бабочки" Номергруппы Адрес операнда согласнэграфу тельность "бабочектельностьадресов в группе в группе гласнографу 5 2 3 О О О О О О 12 12 1 О 13 10 14 В результате для формирования не обходимых адресов достаточно изменить положение младшего разряда счетчика 4 адресов относительно его остальных разрядов в зависимости от номера выполняемой итерации. На первой итера О ции достаточно подключить выход 5, младшего разряда счетчика адресов к выходу 13 старшего разряда адреса устройства, а выходы 5 - 5 остальных разрядов...
Устройство для формирования адресов процессора усеченного быстрого преобразования фурье
Номер патента: 1278883
Опубликовано: 23.12.1986
МПК: G06F 17/14, G06F 9/34
Метки: адресов, быстрого, преобразования, процессора, усеченного, формирования, фурье
...тригонометрического коэффи-. циента).В рассматриваемом примере в этом случае А 1 = 000, А 2 = 00 и АЗ =000. Так как в Сч 2 и записан О, а на инверсных выходах всех разрядов Сч 2,кроме младшего, находится код 11, на выходе блока 11 сравнения находится логический нуль (РЗ = О). Поэтому н алгоритме выполняется переход от вершины 8 к вершине 9, Так как сигнал У 2 при этом не вырабатывается, сигнал У 4 добавляет к содержимому Сч 2 единицу. После этого по сигналу Уб на выходах См, См 2 и СхСд считываются адреса А 1 =010, А 2=011 и АЗ= =000. В следующем цикле считываются коды 00, 101, 000 и наконец, коды 110, 111 и 000. При этом на выходе .блока 11 сраннения появляется логическая единица, так как с Сч 2 записан код 11. Поскольку на выходе...
Устройство для адресации процессора быстрого преобразования фурье
Номер патента: 1298765
Опубликовано: 23.03.1987
Авторы: Петровский, Цырульников
МПК: G06F 17/14, G06F 9/34
Метки: адресации, быстрого, преобразования, процессора, фурье
...-разрядного счетчика 3 означает 5 окончание. данной итерации, Он поступает на управляющий вход регистра 4 и сдвигает хранящуюся в нем единицу на один разряд влево (в сторону старших разрядов), На второй итерации 20 регистр 4 сдвига содержит код 00010, и накапливающий сумматор 7 формирует адреса поворачивающих множителей о 22 оИ , Ц , У , и т.д.Рассмотрим работу устройства для25 адресации процессора БПФ, когда в регистр сдвига занесен тот же код 0001 (при объеме выборкиВ =. 8 это код 001), а в триггер 13 занесена "1". При этом мультиплексор 12 подключает к выходу устройства вторую группу входов, т.е. выходы Ос)- разрядного счетчика.11, выходы которого подключены инверсно, т.е. выход старшего разряда "1" подключен к 35 младшему...
Устройство для формирования адресов процессора быстрого преобразования фурье
Номер патента: 1298766
Опубликовано: 23.03.1987
МПК: G06F 17/14, G06F 9/34
Метки: адресов, быстрого, преобразования, процессора, формирования, фурье
...цикле алгоритма быстрого 25преобразования Фурье в первых двухтактах производится запись адресовоперандов в те же регистры второйгруппы, с которых в и-м цикле считывались адреса и только в конце второго такта 1 К-триггер 10 синхронизатора 1 переключается на работупервой группы регистров, Адреса пары операндов. алгоритма быстрого преобразования Фурье на каждом этапеотличаются информацией в одном разряде, номер которого соответствуетномеру этапа алгоритма. быстрого преобразования Фурье, причем адрес первого операнда и-й пары операндовсодержит логический нуль в данномразряде, а адрес второго операнда -логическую единицу. Поэтому данный.разряд счетчика 2 блокируется и подменяется или логическим нулем или 45логической единицей в...
Устройство для адресации процессора быстрого преобразования фурье
Номер патента: 1305711
Опубликовано: 23.04.1987
Автор: Итенберг
МПК: G06F 17/14, G06F 9/34
Метки: адресации, быстрого, преобразования, процессора, фурье
...записана в виде Р Б(И), В соответствии с алгоритмом быстрого преобразования Фурье обработка массива размером И требует ш итераций. Тог да формирование адресов на К-й итерации быстрого преобразования Фурье может быть описано выражением2Б(И), (К = 1,ш).Это выражение означает, что для формирования адресов К-й итерации быстрого преобразования Фурье размером И необходимо сформировать исходный массив последовательных адресов от нуля до (И), разбить исходный масКсив последовательных адресов на 2 подмассивов, а также в каждом из подмассивов выполнить операцию идеального тасования,1В результате получится последовательность адресов, необходимая для адресации операндов,В табл.1 представлен пример формирования последовательности адресов при...
Устройство для формирования адресов процессора быстрого преобразования фурье
Номер патента: 1315998
Опубликовано: 07.06.1987
МПК: G06F 17/14, G06F 9/34
Метки: адресов, быстрого, преобразования, процессора, формирования, фурье
...и процесс программированиянового порядка формирования адресовсовмещены во времени. Максимальноеколичество тактов программированияопределяется разностью адреса и . 15 Рассмотрим работу устройства в синхронном режиме передачи адресов. Перед первым тактовым импульсом число (1-1) с входа 22 поступает на . 20 вход дешифратора 1 и устанавливает его 1-й выход в 1, что значит, что регистр 8, подготовлен к записи информации. По первому тактовому импульсу, поступившему с тактового входа 20, в регистр 17 записывается информация с выходов элементов ИСКЛЮЧАИЩЕЕ ИЛИ 13 , содержимое счетчика 7 увеличивается на единицу, а в регистр 8, записывается управляющая информация с входа 23, По второму и по следующим тактовым импульсам устройство работает...
Устройство для формирования адресов процессора быстрого преобразования фурье
Номер патента: 1324037
Опубликовано: 15.07.1987
МПК: G06F 17/14, G06F 9/34
Метки: адресов, быстрого, преобразования, процессора, формирования, фурье
...тригонометрического коэффициента процессора.В каждом цикле на выходе сумматора 3. формируется верхний адрес. Для формирования нижнего адреса используется группа сумматоров 4 по модулюдва, причем при расчете стандартных итераций БПФ каждый сумматор 4 по модулю два в группе работает в режиме ИЛИ. На второй вход группы сумматоров 4 по модулю два поступаетпрямой код номера итерации с входа 11 устройства, имеющий единицу в одном разряде, соответствующем номеру итерации, и нули в остальных разрядах. На выходе каждого сумматора по модулю два получается логическая суммаодноименных разрядов сумматора 3 и кода номера итерации с входа 11 устройства, В результате этого коды навыходах сумматора 3 и группы сумматоров 4 по модулю два отличаются...
Устройство для формирования адресов операндов процессора быстрого преобразования фурье
Номер патента: 1444814
Опубликовано: 15.12.1988
МПК: G06F 17/14, G06F 9/34
Метки: адресов, быстрого, операндов, преобразования, процессора, формирования, фурье
...разрядовсчетчика 10, начиная с второго. На 15первом выходе формируется последовательность адресов для записи операндов. Далее процесс продолжаетсяаналогично описанному выше и формируются адреса считывания адресов последней итерации, что соответствуетзначению единицы на пятом выходе дешифратора 12 (при И = 32), на выходе мультиплексора 33 устанавливается высокий уровень. При появлении 25сигнала ДШ 7 через элемент 22 сбрасываются регистр 23 и триггер 20.Работа счетчика 29 по входу "+1" блокируется. Устройство находится в состоянии готовности к исполнению следующей команды,Рассмотрим работу устройства приформировании адресов для операциибезызбыточного алгоритма БПФ.Как известно, для выполнения операции безызбыточного алгоритма...
Узел идентификации адреса магистрального модуля
Номер патента: 1538171
Опубликовано: 23.01.1990
Авторы: Желудов, Рыжикова, Шеремет
МПК: G06F 9/34
Метки: адреса, идентификации, магистрального, модуля, узел
...через элемент И 7 поступает на тактовый вход триггера 5и передним фронтом устанавливает егов единицу, После этого процессорснимает код адреса Ао с магистрали20 адрес - данных и выставляет намагистрали данные, которые соответствуют новому адресу, присваемомуданному устройству, А, после чеговыставляет сигнал "Запись" на вход22, который через элемент И 8 поступает на тактовый вход регистра 1 адресамодуля, занося в него код А .При снятии процессором сигнала "Запись" на выходе элемента И 8 образуется нулевой сигнал, отрицательныйфронт которого устанавливает в нольтриггер 4, После этого процессор стакой же последовательностью сигналов обращается по адресу регистра 3вектора прерывания, который принадлежит к группе адресов данного...
Устройство адресации оперативной памяти
Номер патента: 1564633
Опубликовано: 15.05.1990
Авторы: Вайсбах, Кеснер, Маут, Шретер
МПК: G06F 12/00, G06F 9/34
Метки: адресации, оперативной, памяти
...11 дан"ных, В предлагаемом варианте реали"зации ключи 5 и 9 работают поочередно в противофазе, что достигаетсяподключением управляющих входов ключей непосредственно (для ключа 5) и45через элемент НЕ 12 (для ключа 9) квыходу младшего разряда счетчика 3 адреса. Устройство работает следующим об 50разом,На первом шаге из блока 4 считывается первый байт - адрес данных,который через. открытый ключ 5 передается на вход адреса оперативной памяти б. В это время ключ 9 эаблокирован инверсным управляющим сигналом с фвыхода счетчика 3 и первый байт неможет попасть в процессор 1 О. На втором шаге иэ блока 4 считывается второй байт - код операции, который в связи с изменением значения младшего разряда счетчика 3 передается через открытый ключ 9 в...
Узел идентификации адреса магистрального модуля
Номер патента: 1569830
Опубликовано: 07.06.1990
Автор: Новокайдатских
МПК: G06F 9/34
Метки: адреса, идентификации, магистрального, модуля, узел
...ния является расширениеых возможностей, Узели адреса магистральногожит два блока сравнения,тоянного. кода адреса мор адреса модуля, двухмент И, двухвходовой элеим инверсным входом,постоянного кода адресауппу шин действующего кодаля, группу шин текущегомодуля, шину сигналоввыходную шину. 1 ил.Узел идентификации адреса магистрального модуля работает следующим образом.При подаче на шину 10 сигнала на 5 .1 стройки сигнала единичного уровня в регистр 4 адреса модуля осуществляется запись адреса, передаваемого по группе шин 8 действующего кода адре- са, для чего на группу шин 7 постоян ного кода адреса модуля подается адрес, код которого равен коду, выдаваемому источником 3 постоянного кода адреса модуля. При этом на выходе блока 1 сравнения...
Устройство для параллельного формирования адресов
Номер патента: 1575181
Опубликовано: 30.06.1990
Авторы: Корженевский, Рябуха, Уханов
МПК: G06F 9/34
Метки: адресов, параллельного, формирования
...24записаны заранее вычисленные значения индексов для всех возможных значений шага, представленных в таблице(для наглядности фактически хранимыедвоичные коды преобразованы в десятичные). С выхода блока 24 значение индекса поступает на первый вход сумматора 25, второй вход которого является входом сдвига узла 23, Сумматор 25 пу-. тем поразрядного суммирования по модугпо Р значений, поступающих на первый и второй вход, сформирует на пер вом выходе значение формируемого но5181 6 35 40 45 5 152мера блока, а на втором выходе значение приращения адреса ячейки.Группы старших разрядов узла23, являющиеся выходами поля приращения адреса блока 8, поступают навторые входы сумматоров 12, на первые входы которых поступает с регистров 1 через...
Устройство для формирования адресов процессора быстрого преобразования фурье
Номер патента: 1605255
Опубликовано: 07.11.1990
МПК: G06F 17/14, G06F 9/34
Метки: адресов, быстрого, преобразования, процессора, формирования, фурье
...сумматор 9, регистр 1 О адреса, группа регистров 11, вход 12 сопровождения данных устройства, выход 13 устройства, входы 14,1-14,Ь постоянного коэффициента устройстваУстройство предназначено для формирования адресов процессора, реализующего алгоритм Винограда преобразования Фурье (АВПФ). Алгоритм Винограда основан на представленииматрицы 11Г 11 - точечного диск"Ю:еретного преобразования Фурье (1 ШФ),где 11 Е - взаимно простые числа, ввиде прямого произведения матриц11 - точечных ДПФ61,1: 1,111,1,Я,111,и сведении вычисления 11 Е - точечныхДПФ к вычислению круговых сверток сиспользованием арифметики в кольцеполиномо.з. Короткие 11 Е - точечныепоследовательности вычисляются по алгоритму Рейдера, позволяющему существенно...