Адресации — Метка (original) (raw)
Патенты с меткой «адресации»
Устройство для адресации псевдокадров в многоканальных адаптивных системах передачи информации
Номер патента: 516086
Опубликовано: 30.05.1976
Авторы: Ивахив, Калашников, Мазепа, Рощин
МПК: G08C 19/28
Метки: адаптивных, адресации, информации, многоканальных, передачи, псевдокадров, системах
...в радиолинию из блока 10 15 20 25 30 35 40 45 50 55 00 Г 5 адресации псевдокадров адреса настоящего соотношения активностей - ситуации) .В каждый тактовый момент формирования информационных слов нормированные ошибки от каждого из и каналов, полученные в результате вычитания из отсчета источника, ранее записанного в элемент памяти предыдушего отсчета этого же источника, определения модуля и деления, поступают через нормально открытые дополнительно включенные ключевые элементы на соответствующие каждому каналу входы блока поиска максимума, а также, минуя дополнительные ключевые элементы, на соответствующие каждому каналу входы блока анализа. Блок анализа определяет соответствие используемого ансамбля адресов в данный момент соотношению...
Устройство для адресации лесоматериалов на поперечных сортировочных лесотранспортерах
Номер патента: 607763
Опубликовано: 25.05.1978
Авторы: Гуслицер, Ивлев, Кузьмичев, Кухарский, Матус, Петров, Радько
МПК: B65G 47/44
Метки: адресации, лесоматериалов, лесотранспортерах, поперечных, сортировочных
...лесотранспортерв, в плоскости движения верхней части тягового органа, под острым углом кпродольной эси лесотрвнспэртера закреплена цепэдвижцая линейка 12, служащая дляустановки адресйых родиков в исходноеположение (см. положение Х нв фиг, 5).В плоскости движения нижней ветви тягового органа лесотрвнсортера также подострым углом к его продольной оси наосновании 13, закрепленном ца десотранспортере шарнирно смонтированананрввлаощая 14, служащая ддя распределения вдрес 35ных роликов по адресам. На основании 13также зкрепдены алектромагциты 15 н 16привода направляющей, В исходном вертикальном положении направляющая удерживает 40ся включенным адектромагнитом 16. Занаправляющей по ходу движения адресныхроликов и парвлдельнэ ей смонтирована...
Устройство для адресации блоков памяти
Номер патента: 676193
Опубликовано: 25.07.1979
Автор: Майкл
МПК: G11C 8/06
Метки: адресации, блоков, памяти
...регистров 6 и 9 соответственно.Регистр 2 связан с блоком 18 для двунаправленной передачи информации. На фиг. 1 показаны сигналы, обозначенные как ЯМК, ЯМК , дМР и 1 МК . Сигнал ЯМКпоявляется в ответ на сигнал ЯМК. Каждый иэ других сигналов обеспе" чивается за счет программного управления. Сигнал ЯМК используется для того, чтобы передавать содержание регистра 2 в регистры 12 и 15, сигнал 1 МК используется для того, чтобы передавать содержание регистров 12 и 15 в регистр 2, и сигнал Л 4 Р используется для того, чтобы передавать содержание регистров 12 и 15 в регистры 6 и 9.Содержание регистров 12 и 15 передается в регистры 6 и 9 соответственно в ответ на сигнал ЯМКи ЮМР. Содержание регистров 6 и 9, таким образом, используется для того,...
Устройство для адресации
Номер патента: 703813
Опубликовано: 15.12.1979
Авторы: Завьялов, Кузнецов, Лезин, Мараховский
МПК: G06F 9/20
Метки: адресации
...3 микропрограммного управленияпо этому коду форьарует на регистре 2начальный адрес микропроГраммы, реализующей команду, Способ получения этого адреса определяется выбранными длямашины принципами кодирования операцийв "командах, -"принципами построения микропрограммного автомата.Пусть, например, ячейка, адрес которой задан в адресном поле формата исполняемой команды, расположена в запоминающем устройстве.Первая микрокоманда включает передачу адреса из регистра 1 команд в запоминающее устройство и подает сигналв это устройство "выдать на адресно-информационные входы содержимое ячейкипо заданному адресуф,Существенно, что адресация эапоми мйФ:деАнающего устройства осуществляется подч 70381 непосредственныи управлением блока...
Устройство для адресации буферной памяти
Номер патента: 717771
Опубликовано: 25.02.1980
Авторы: Бабаян, Багаев, Ким, Сахин
МПК: G06F 13/06
Метки: адресации, буферной, памяти
...ров 6 и 7 записывается в регистры 8 и 9 выбранной пары база-индекс", Появляется сигнал на выходе соответствукзцего элемента И 3.2, который поступает на шифратор 3.8. Информация шифратора 18 и 9-12 разряды входного индексного регистра 6 подаются на регистр 17. По но меру сектора, определяемому по старшим разрядам регистра 17, обнуляется соответствующая ячейка памяти 16,5, Исполнительный адрес подключается к выходу блока 4 и поступает в оперативную память. Информация со считанного блока данных поступает в блох 5 и в буферную память 3, где записывается по адресу, определяемому 0-6 разрядами регистра 17 адреса, по этому же адресу записывается ф 1" в соответствующий бит памяти 16.6. При выполнении операции счнт.твания выход блока 5...
Устройство для стековой адресации
Номер патента: 783793
Опубликовано: 30.11.1980
Автор: Якуба
МПК: G06F 9/36
Метки: адресации, стековой
...Чтение, Запись значение смещения (вход 22 данных от процессора) и вычитается иэподготовительного значения номераРезультат (номера текущей позиции сучетом смещения) поступает через адресный выход 24 на второй вход адресного сумматора 4,На первый вход адресного сумматора 4 постоянно подключен регистр 1указателя нижней позиции стека, который содержит абсолютный адрес хронологически первой позиции с достоверной информацией, ее номер равен нулю,ВыХодное значение адресного сумматора 4 корректируется по модулю М узлом 9 и поступает на адресный выходк стековому блоку памяти,Значение в регистре 7 размера позиции стека, которое учествует какконстанта модификации значений указателей и константа для формированияабсолютного адреса текущей...
Устройство для адресации грузов
Номер патента: 821345
Опубликовано: 15.04.1981
Авторы: Антонец, Васин, Штернгарц
МПК: B65G 47/48
Метки: адресации, грузов
...упоры укреплены в полости корпуса 2.О На чертеже схематически представлена онструкция носителя информации и взамное расположение его и блока записи.82 Предложенное устройство для адресации грузов состоит из нескольких постоянных магнитов 1, каждый из которых расположен в объеме 2 корпуса 3 носителя информации. Ось 4, закрепленная в корпусе 3, проходит через щель 5 постоянного магнита 1. Электромагнит 6 блока записи информации расположен с зазором Х по отношению к носителю информации.Предложенное устройство работает следующим образом.В исходном состоянии управляющее поле электромагнита 6 отсутствует. Постоянный магнит 1 висит на оси 4 под действием силы тяжести, соприкасаясь с ней одним из центров вращения, и его центр тяжести смещен вниз...
Устройство для адресации памяти микро-эвм
Номер патента: 991427
Опубликовано: 23.01.1983
МПК: G06F 9/34
Метки: адресации, микро-эвм, памяти
...1 ф, выход его соединен с информационным входом второго триггера, выход которого соединен с третьим входом четвертого элемента И, первым входом второго элемента ИЛИ и информационным входом третьего триггера, выход которого соединен с вторым входом второго элемента ИЛИ и с вторьм входом третьего элемента И, вход сбро. са схемы соединен с первьм входом пер" вого элемента ИЛИ, второй и третий входы которого соединены с выходами третьего и четвертого элементов И, 65 Увеличение объема памяти достигается тем, что при обращении процессора за командой устройство вырабатывает сигнал Считывание команды, который позволяет ввести еще одну подсистему памяти для хранения программобъемом 65536 байт.Ба Фиг. 1 представлена структурнаясхема Устройства...
Устройство адресации оперативной памяти
Номер патента: 999054
Опубликовано: 23.02.1983
Авторы: Беляускас, Кирвайтис, Лукшис, Станисловайтене, Яфетас
МПК: G06F 9/36
Метки: адресации, оперативной, памяти
..."1и в зависимости от состояния триггера 10 на вход данных 3 поступает информация о состоянии триггера 10.Так как триггер 10 имеет определенный адрес, это позволяет рассматривать триггер как активную ячейку оперативной памяти, и обращаться к нему с помощью адресных инструкций, т.е. программным путем.Допустим, что триггер 10 блока 5 выборки находится в состоянии 0. Если адресная константа на входе 1 адреса из области адресов блоков 71 - 7, дешифратор 4 по двум старшим битам атой константы формирует единицу на одном из лервых трех выходов соответственно, Если единица была сформирована на первом выходе дешифратора 4, при наличии 1 на управляющем входе элемента И 6 выбирается блок 7, Выборка блоков 7 2 или 7 происходит по единичному...
Устройство адресации для канала прямого доступа к памяти
Номер патента: 1005052
Опубликовано: 15.03.1983
МПК: G06F 9/36
Метки: адресации, доступа, канала, памяти, прямого
...в начале цикла равны нулю, а в конце цикла работы - 111111. В этом режиме после всех начальных эасылок содержимое регистра начала массива передается в счетчик 9, а затем в регистр 1.Так формируется первый адрес (содержимое регистра 1 и нулевое содержимое регистра 2). Затем блок 5 управления прибавляет единицу в счетчик 10 и передает его содержимое в регистр 2. В этом режиме дешифратор б переполнения и триггер 7 не работают. В конце каждой новой выдачи адреса блок 5 управления проверяет совпадение сигналов со.схемы 8 сравнения кодов и счетчика 10. В случае их совпадения блок 5 управления заканчивает выдачу адресов. Схема 8 сравнения кодов выдает сигнал в случае равенства содержимого счетчика 9 и содержимого реги3 1005052стрст а...
Устройство для адресации блоков памяти
Номер патента: 1024926
Опубликовано: 23.06.1983
Авторы: Виталисов, Вольский, Меркуль, Фомичев
МПК: G06F 13/00
Метки: адресации, блоков, памяти
...ложнуюконфигурацию оперативной памяти, несоответствующую действительной памяти,Цель изобретения -повышение нецежности а также расширение технологических характеристик устройства за счет полуавтоматического задания адресов блоков памяти.Поставленная цель достигается тем,что в устройство для адресации блоковпамяти, содержащее О переключателей55отключения блоков блоков памяти ( Пчисло блоков памяти), И элементов И,шину адреса причем, выход, 1 -го переключателя отключения блоков памяти соединен с первым входом 1 -го элемента И, введено П регистров условныхадресов, й схем сравнения, дешифратор.кодов, мельтиплексор задания адресов,регистр задания адресов и счетчик синхроимпульсов, при этом выход у -го элемента И соединен с информационным...
Устройство для адресации процессора быстрого преобразования фурье
Номер патента: 1040491
Опубликовано: 07.09.1983
Авторы: Клюс, Петровский
МПК: G06F 17/14, G06F 9/34
Метки: адресации, быстрого, преобразования, процессора, фурье
...входф блока формирования адреса соедине- . ны соответственно с первым, вторим и третьим выходами блока синхронизации, введен ш-разрядный счетчик, вход которого соединен с третьим выходом блока синхронизации, а информационные выходы в-разрядного счетчика соединены с первой группой входов регистра адреса, вторая группа входов которого подключена к выходам блока формирования адреса,выходю-го разряда соединен с управляющим входом К-разрядного счетчика, управляющий выход которого подключен к второму управляющему входу К-разрядного регистра сдвига, а выход К-го разряда регистра сдвига соединен с входом блока синхро низации.Причем блок синхронизации содержит первый и второй триггеры, генератор одиночного импульса, элемент И, элемент...
Устройство адресации для буферной памяти
Номер патента: 1119076
Опубликовано: 15.10.1984
МПК: G11C 8/12
Метки: адресации, буферной, памяти
...группы блока элементов И, счетный вход третьего счетчика подключен к выходу второго счетчика, счетный вход которого подключен к выходу первого счетчика, другой вход элемента ИЛИ является четвертым входом устройства, а выход элемента ИЛИ подключен к установочному входу первого счетчика.На фиг. 1 представлена структурная схема устройства адресации для буферной памяти; на фиг, 2 - структурная схема преобразователя кодов.Устройство адресации для БЗУ содержит счетчики 1, 2 и 3, элемент ИЛИ 4, преобразователь 5 кодов и блок 6 элементов И, входы 7 и 8,выход 9, входы 10 и 11, входы 12 и 13 преобразователя 5, выходы 14 преобразователя 5, группы 15 и 16 элементов И блока 6.Преобразователь 5 кодов содержит блок 17 умножения и сумматор...
Устройство адресации многопроцессорной вычислительной машины
Номер патента: 1129613
Опубликовано: 15.12.1984
Авторы: Кривего, Кривенков, Прокопенко
МПК: G06F 9/36
Метки: адресации, вычислительной, многопроцессорной
...собой постоянное или полупостоянное запоминающее устройство, в ячейках которогозафиксированы микропрограммные слова.Каждой из ячеек соответствует свойадрес, подаваемый на адресный входнакопителя 7 микропрограмм с выходаадресного регистра 11,Синхроимпульс, поступающий по шине 12 запускает триггер 9, которыйсвоим единичным выходом разрешает работу генератора 10 импульсов. Последний формирует на своем прямом и ин-версном выходах взаимоинверсные последовательности импульсов, По положительному фронту триггера 9 и переднему фронту прямой последовательности импульсов в адресном регистре 1фиксируется код адреса, первая частькоторого поступает по входам 15, авторая с накопителя микропрограмм 7от считывания - по предыдущему адресу, в исходном...
Устройство для адресации памяти
Номер патента: 1160409
Опубликовано: 07.06.1985
Автор: Николайчук
МПК: G06F 9/36
Метки: адресации, памяти
...дешифратора команд подключенык входам элемента ИЛИ, выход которого подключен к первому входу вторсго элемента И, второй вход которого подключен к входу начала циклаустройства, выход второго элемента И подключен к синхровходу триггера, выход которого через элементзадержки подключен к первому входупервого элемента И, второй входкоторого подключен к входу началацикла устройства, выход первогоэлемента И подключен к входу устаногки в "0" триггера. На чертеже представлена схемаустройства для адресации памяти.Устройство содержит коммутатор1, дешифратор 2 адреса, регистры3 и 4, выход 5 дешифратора адреса,дешифратор 6 команд, элемент ИЛИ 1,элементы И 8 и 9 триггер 10 иэлемент 11 задержки. Устройство работает следующим образом.Предположим, что 1...
Устройство адресации памяти
Номер патента: 1160410
Опубликовано: 07.06.1985
Авторы: Иванов, Чулошников
МПК: G06F 9/36
Метки: адресации, памяти
...адреса, входрегистра. младших разрядов адресасоединен с выходом счетчика младшихразрядов адреса, выходы регистровмладших и старших разрядов адресаявляются группой выходов устройства,введены элемент задержки, элементИЛИ и элемент И, первый вход которого соединен с трактовым входом устройства и первым входом элементаИЛИ, выход которого соединен со счетным входом счетчика младших разрядовадреса, выход переноса которого соединен со счетным входом счетчикастарших разрядов адреса, выходы счетчика младших разрядов адреса подключены к младшим разрядам второго входа схемы сравнения, установочные входы счетчика младших разрядов адресаи счетчика соединены с выходом регистра начала массива, входы управлениязаписью счетчиков старших и...
Устройство для адресации памяти на цилиндрических магнитных доменах
Номер патента: 1185395
Опубликовано: 15.10.1985
Автор: Топорков
МПК: G11C 11/14
Метки: адресации, доменах, магнитных, памяти, цилиндрических
...34устройства на выходе элемента И 24возникает сигнал логической "1" итриггер 59 (Фиг. 4) по входу 51разрешения счета переводится в состояние "1", на выходе 52 блокировкисчета - уровень "0" и синхроимпульсы С 1 не проходят на счетный входсчетчика 58 (фиг. 3).Поскольку сигнал логической "1"на единичном выходе триггера 59 воз 40никает после окончания действия сиг.нала переноса на выходе 49 счетчика 20 (триггер 59 - двухступенчатый),то счет начинается не с 342-го синхроимпульса С 1 на входе 31, ас 343-го. Поэтому модуль пересчета 11равен не 171, а 170, т.е. 1 ц ==М +М +1=513. При появлении сигнала2переноса на выходе 50 триггер 59по К-входу устанавливается в "0",на выходе 52 - уровень "1" (сигналблокировки счета снимается и по следующему...
Устройство для адресации блоков памяти
Номер патента: 1198565
Опубликовано: 15.12.1985
Авторы: Агибалов, Горшков, Невский
МПК: G11C 8/00
Метки: адресации, блоков, памяти
...дешифратора 6 поступает иа входы всех элементов И 7 1-го столбца. На первом входе элемента И 7. присутствует сигнал высокого уровня, поступающий с выхода первого элемента И 3, на втором входе - сигнал высокого уровня, поступающий с 1-го выхода дешифратора 6, а на остальных входах - сигналы высокого уровня, поступающие с инверсных выходов соответствующих триггеров 8, определяющих занятость блока памяти, Таким образом, только на выходе элемента И 7 в данном такте присут 11ствует сигнал высокого уровня. Сигнал высокого уровня с выхода элемента И 71 поступает на прямой11вход триггера 8 и переводит его в11единичное состояние, что соответствует занятости первого блока памяти. Этот же сигнал поступает на 1 -й вход элемента ИЛИ 9 , с выхода...
Блок адресации для процессора быстрого преобразования фурье
Номер патента: 1223247
Опубликовано: 07.04.1986
Авторы: Запольский, Костинский, Пекелис, Подгорнов
МПК: G06F 17/14, G06F 9/34
Метки: адресации, блок, быстрого, преобразования, процессора, фурье
...разрядах младшие битыначального значения адреса последовательности элементов, подвергающейся двоично-инверсному преобразованию, необходимо их разместить таким образом, чтобы самый младший битначального значения адреса бып размещен в самом старшем из неиспользованных разрядов регистра 5 сдвига,примыкающий к самому младшему битуначального значения адреса - в примыкающем к самому старшему из неиспользуемых разрядов регистра 5 сдвига и так до самого младшего разряда регистра 5 сдвига,При таком размещении младшихбитов адреса после двоично-инверсного преобразования младшие битынепосредственно примыкают к старшейгруппе регистра адреса 4, располагаясь в соответственном порядке:более младший бит занимает болееправую позицию. При...
Устройство адресации памяти
Номер патента: 1238072
Опубликовано: 15.06.1986
Автор: Николайчук
МПК: G06F 9/36
Метки: адресации, памяти
...выполняет свои штатные обязанности,При приходе любой следующей командына второй вход элемента И 13 по входу1238022 первого машинного цикла такжепоступит "1", которая пройдет черезэлемент И 13 и полинии 29.сброситпо переднему своему фронту триггерв "0" и запишет код ОГ 1 с входов36 в регистр 7, при этом (так какна входе 31 присутствует "1" и небыло обращения к триггеру 15) кодОГ 1 появится на выходе 9, т.е. следующую команду МП будет выполнять 1 Оуже в кубе ОГ 1, .Возврат в исходный16куб происходит аналогичным образом.Второй режим реализуется при появлении на входе 4 четвертой и пятойкоманд перехода (см. табл.1).Процесс быстрой пересылки показан на примере фрагмента программыпересылки из куба 00 в куб ОМ,(см. табл.3),20Для осуществления...
Устройство адресации памяти
Номер патента: 1251076
Опубликовано: 15.08.1986
Авторы: Горбунов, Захарова, Ляхов, Улыбин
МПК: G06F 9/36
Метки: адресации, памяти
...на вторые входы элементов И 17 первой .группы. Дешифратор 19 по старшим разрядам адреснойконстанты формирует логическую "1"на одном из выходов. Если логическая"1" была сформирована на первом выходе дешифратора 19, то открываетсяпервый элемент И 17 первой группы,обеспечивая выборку первого блокапамяти первой группы.Таким образом, блоки 26 в соответствии с адресной инструкцией, поступающей по адресному входу 2 и содержимому определенных разрядов входа15 под управлением сигналов на управ"ляющих входах, определяют состояниетриггеров регистра 24 и на одном извыходов дешифратора 25 появляетсялогическая "1". Она открывает соответствующие элементы И .7 группы, обеспечивая выборку одного иэ блоков памяти дешифратором 19, состояние которого...
Устройство для адресации памяти
Номер патента: 1260955
Опубликовано: 30.09.1986
Авторы: Ляхов, Моисеев, Разумов, Сенчук, Щенов
МПК: G06F 9/36
Метки: адресации, памяти
...них соответствует режиму занесения начального адреса массива чисел, размещенного в дополнительном ЗУ 6, в регистр 8 адреса числа, второй режиму обращения (на запись или чтение) к дополнительному ЗУ 6, третий - режиму занесения индекса в регистр 10 индекса. При появлении этих адресов на адресных входах-выходах 2 возникают выходные сигналы на первом, втором и третьем выходах дешифратора 12 соответственно.В режиме занесения информации в регистр адреса 8 по переднему фронту сигнала с первого вьмода дешифратора 12 триггер 13 устанавливается в положение, соответствующее разрешению прохождения через коммутатор 11 информации с информационного входа 16 на информационные входы регистра 8 адреса. По заднему фронту этого сигнала, поступающего через...
Устройство адресации оперативной памяти
Номер патента: 1262497
Опубликовано: 07.10.1986
МПК: G06F 9/36
Метки: адресации, оперативной, памяти
...в первый режим работы, который обеспечивает возможность блокировки неисправных страниц блока 2 памяти или дальнейшее расширение информационного объема системы оперативной памяти за счет использования страниц блока 2 памяти, соответствующих зонам адресов регистров внешних устройств. При установке триггера 18 в нулевое состояние блоквыборки переводится во второй режим работы, в котором обращения к страницам блока 2 памяти соответствующих зонам адресов регистров внешних устройств, 20 запрешены.Перед началом работы сигналом Начальная установка с входов 6 - бп блоков выборки производится установка их первых 18 - 18 и вторых 19-9 итриггеров в нулевое состояние.Рассмотрим работу блока 1 выборки в первом режиме.С выхода регистра 13 адреса по...
Устройство адресации
Номер патента: 1267416
Опубликовано: 30.10.1986
Авторы: Макеев, Сапрыкин, Чирский, Шафран
МПК: G06F 9/36
Метки: адресации
...режиме адресации для выборки элементов из М-мерных массивов данныхустройство позволяет отсчитывать количество шагов адресации и переключать константы шага. Адрес первогочисла заносится в регистр 8 адресапо режиму прямой адресации. Регистры52 всех М блоков 36 загружаются та-.ключение выхода сумматора 1 О к информационному входу регистра 8 адреса.Сигнал с тактового входа 5 проходитчерез открытый элемент И 6 и попадаетна синхронизирующий вход 22 блока 20,дальше на вход 44 первого блока 36,а оттуда на счетный вход счетчика 54,который по первому Фронту пришедшегосчетного сигнала прибавляет 1 к содержимому счетчика. Если на выходепереполнения счетчика 54 не появляется сигнал, те, счетчик не переполняется, то от пришедшего тактового сигнала...
Устройство адресации для канала прямого доступа к памяти
Номер патента: 1283763
Опубликовано: 15.01.1987
Авторы: Самченко, Стебунова, Тимофеев
МПК: G06F 9/36
Метки: адресации, доступа, канала, памяти, прямого
...(1 ОО), на вход элемента 27 с третьего информационного выхода счетчика 20 поступает сигнал "1". На, вто - ром входе элемента 27, соединенном с выходом элемента 24, также Формируется сигнал "1" так как на входО 5 20 25 :О Щ 50 55 В третьем режиме работы устройства (режиме завершения записи) н блок 6 по входу 13 поступает сигнал завершения записи, который устанавливает в единичное состояние триггер 5. В конце очередного цикла работы счетчика 20 (когда содержимое счетчика 20 становится равным 4) сигнал с третьего информационного выхода счетчика 20, поступающий на синхровход триггера 16, устанавливает триггер 1 б в единичное состояние, чта приводит к появлению на выходе элемента. 31 и выходе 40 блока 6 "1", т.е. на инйормационный вход блока...
Устройство формирования несимметричной последовательности сигналов адресации секторных записей на магнитном диске
Номер патента: 1297112
Опубликовано: 15.03.1987
Авторы: Будагян, Мнацаканян
МПК: G11B 20/12, G11B 27/10
Метки: адресации, диске, записей, магнитном, несимметричной, последовательности, секторных, сигналов, формирования
...прорезями образует сектор,Устройство работает следующим образом.Перед применением пакет магнитных дисков форматируют, т,е. осуществляют последовательную нумерацию всех секторов дисковых дорожек по всем цилиндрам. Процесс форматирования инициирует устройство управления накопителями на магнитных дисках, вырабатывая последовательные сигналы на входах 8, 4 и 2, в соответствии с которыми происходит сброс регистров 6 и 7 адреса цилиндра и адреса сектора, прием содержимого этих регистров 6 и 7 в регистр 1 сдвига через элемент ИЛИ 5 и элемент И 3 и сдвкгк содержимого регистра 1 сдвига, сигналы с выхода которого поступают в накопитель 9 на магнитных дисках и осуществляют запись нулевых номеров цилиндра и сектора на магнитный диск, После записи...
Устройство для адресации памяти
Номер патента: 1298755
Опубликовано: 23.03.1987
Авторы: Кильметов, Ковалев, Купровский, Лозбенев, Халявко
МПК: G06F 12/00
Метки: адресации, памяти
...первые входы элементов 3 сравнения поступает сигнал запрета.На первые входы сумматоров 2 поступают логические сигналы от соответствующих переключателей 1. На вторые входы первого сумматора 2 подается базовый адрес, с которого начинается 35 присвоение условных адресов блоков 4 памяти системы. Если первый блок 4 не отключен, то базовый адрес складывается с логической "1", поступающей от первого переключателя 1, и увели чиваекся на единицу. Затем этот адрес поступает на вторые входы второго сумматора и, если второй блок памяти не отключен, то во втором сумматоре также происходит сложение это го адреса с логической "1" второго переключателя 1. Если второй блок 4 отключен, то сложение адреса с логическим "О" не изменяет его и он поступает на...
Устройство для адресации процессора быстрого преобразования фурье
Номер патента: 1298765
Опубликовано: 23.03.1987
Авторы: Петровский, Цырульников
МПК: G06F 17/14, G06F 9/34
Метки: адресации, быстрого, преобразования, процессора, фурье
...-разрядного счетчика 3 означает 5 окончание. данной итерации, Он поступает на управляющий вход регистра 4 и сдвигает хранящуюся в нем единицу на один разряд влево (в сторону старших разрядов), На второй итерации 20 регистр 4 сдвига содержит код 00010, и накапливающий сумматор 7 формирует адреса поворачивающих множителей о 22 оИ , Ц , У , и т.д.Рассмотрим работу устройства для25 адресации процессора БПФ, когда в регистр сдвига занесен тот же код 0001 (при объеме выборкиВ =. 8 это код 001), а в триггер 13 занесена "1". При этом мультиплексор 12 подключает к выходу устройства вторую группу входов, т.е. выходы Ос)- разрядного счетчика.11, выходы которого подключены инверсно, т.е. выход старшего разряда "1" подключен к 35 младшему...
Устройство для адресации процессора быстрого преобразования фурье
Номер патента: 1305711
Опубликовано: 23.04.1987
Автор: Итенберг
МПК: G06F 17/14, G06F 9/34
Метки: адресации, быстрого, преобразования, процессора, фурье
...записана в виде Р Б(И), В соответствии с алгоритмом быстрого преобразования Фурье обработка массива размером И требует ш итераций. Тог да формирование адресов на К-й итерации быстрого преобразования Фурье может быть описано выражением2Б(И), (К = 1,ш).Это выражение означает, что для формирования адресов К-й итерации быстрого преобразования Фурье размером И необходимо сформировать исходный массив последовательных адресов от нуля до (И), разбить исходный масКсив последовательных адресов на 2 подмассивов, а также в каждом из подмассивов выполнить операцию идеального тасования,1В результате получится последовательность адресов, необходимая для адресации операндов,В табл.1 представлен пример формирования последовательности адресов при...
Устройство адресации индикатора
Номер патента: 1320807
Опубликовано: 30.06.1987
МПК: G06F 9/36
Метки: адресации, индикатора
...знака формь -руется блоками . и 2 как результасуммы произведения содержимого счетчика маркера старших ,младших) разрядов 1 (2) на КМУ (КМХ) и счетчика3 (4) старших (младших) разрядовадреса (Фиг. 3), В то же время поддействием разрядов счетчиков старших3 и младших 4 разрядов адреса знакогенератор разворачивает знак и черезблок 11 формирования маркера выдаетна выход 14 информацию об одной точке выводимого знака, После гогс,как выдана информация о всем знакеи содержимое счетчика 3 старших разрядов адреса становится равныы К"."0", т,е, на пятом выходе 15 блока7 управления (Фиг. 1) появляется с;-;гнал "Готов ,4, Если код является командойпереключения режимов, т.е,Реж. =(фиг, 3), то триггер 29 под действием сигналов с,цешифратора...