Лацин — Автор (original) (raw)
Лацин
Устройство для умножения двоичных чисел
Номер патента: 1711152
Опубликовано: 07.02.1992
Авторы: Дрозд, Карпенко, Лацин, Минченко, Полин
МПК: G06F 7/52
Метки: двоичных, умножения, чисел
...разряды (начиная с первого, младшего) множимого и множителя соответственно. Причем вслед за разрядами первой пары сомножителей безпаузы аналогично поступают разряды последующих пар сомножителей, образуя их непрерывный поток.Под действием синхроимпульсов СИ 2 поступающих на вход сдвига регистра 3 множимого, разряды множимого продвигаются в каждом такте в регистре 3 множимо.го на одну позицию в сторону старших разрядов, Разряды множителя вдвигаются в регистр 4 множителя через триггер 1, в который разряды записываются по синхросигналам СИ 2, а в регистр 4 множителя вдвигаются по инверсным синхросигналам СИ 2 с задержкой на полтакта (фиг.2), на одну позицию в сторону младших разрядов регистра 4 множителя, 35 40 складывает их с учетом...
Устройство для вычисления модуля комплексного числа
Номер патента: 1693599
Опубликовано: 23.11.1991
Авторы: Волощук, Дрозд, Лацин, Полин, Шипита
МПК: G06F 7/38
Метки: вычисления, комплексного, модуля, числа
...а два.младших разряда принимают значение "Лог, 0", Поэтому, начиная с 33-го такта (в общем случае - с такта 2" +1), в первый 30 и второй 11и+1регистры будет по очереди заноситься код с модуля с выхода буферного регистра 14, сдвинутый на два разряда в сторону старших разрядов.В 33-м такте первый триггер 9 переходит в нулевое состояние, и начинается второй этап цикла самоконтроля, на которомпятый 12, шестой 13 и первый 22 коммутаторы, первый 16, второй 17 и третий 18 сумматоры и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20 функционируют, как в режиме "Работа",В цикле самоконтроля в качестве большей составляющей выступает максимальное число (2"-1), а в качестве меньшей составляющей - код, получаемый на выходах вычитающего счетчика,Таким образом,...
Матричное устройство для возведения в квадрат
Номер патента: 1686439
Опубликовано: 23.10.1991
Авторы: Волощук, Дрозд, Лацин, Полин, Шипита
МПК: G06F 7/552
Метки: возведения, квадрат, матричное
...ИСКЛЮЧАЮЩЕЕ ИЛИ 5 группы появляется операнд Х, а при низком уровне - Х. Результат Х принимается регистров211 результата, а на первом сумматоре 12 45 вычисляется разность Х - Х . На втором сумматоре 13 вычисляется выражение Х - Х + 2"Х + Х + 1, или Х - Х+ (2" - 1)Х, 2" - 1)Х поступает на вход второго слагаемого сумматора 13. 50Поскольку Х - Х = (Х - Х)(2" - 1), то Х - Х + (2" - 1)Х=: (2" - 1)Х, Так как (2" - 1)Х = 2"(Х)+ (Х -1), то на схеме 14 сравнения (см, фиг. 2) поразрядно сравниваютсяя старшие и младшие разряды суммы, 55 вычислеНной вторым сумматором 12, Одновременно, так как (2" - 1) Х = 2(Х - 1) + Х + 1, на регистр 2 операнда принимается следующий операнд Х + 1, Поскольку а начале контрольного режима Г(= О, то Х будет...
Устройство для контроля по модулю три умножения чисел
Номер патента: 1665378
Опубликовано: 23.07.1991
Авторы: Дрозд, Каптюг, Лацин, Минченко, Шабадаш
МПК: G06F 11/08
Метки: модулю, три, умножения, чисел
..."Исправно".Несовпадение сравниваемых кодовукажет на неправильное функционирование контролируемого или (с меньшей вероятностью в соответствии с меньшимизатратами оборудования) данного контролирующего устройства,Формула изобретения 30Устройство для контроля по модулю триумножения чисел, содержащее девять узловсвертки по модулю три, три узла сложенияпо модулю три, узел умножения по модулютри и узел сравнения, причем информационные входы первого, второго и третьегоузлов свертки по модулю три являются соответственно информационными входамипервой, второй и третьей составляющихмножимого устройства, информационные 40входы четвертого, пятого и шестого узловсвертки по модулю три являются соответственно информационными входами первой,второй...
Устройство цифровой задержки информации с контролем
Номер патента: 1635225
Опубликовано: 15.03.1991
Авторы: Дрозд, Жердев, Кравцов, Лацин, Полин
МПК: G11C 29/00
Метки: задержки, информации, контролем, цифровой
...3 свертки контрольные разряды хранятся в регистре б контрольных разрядов, В каждом последующем цикле происходит фиксация результата сравнения для 1-й ячейки и запись вычисленных разрядов для следующей (1+1)-й ячейки накопителя. Таким образом, за и циклов задержки будут проверены все п ячеек накопителя,Результат сравнения фиксируется в О- триггере 1 О на время одного цикла, Если контрольные разряды, вычисленные блоками свертки 3 и 8 как свертка по модулю гп, совпали, то проверяемая ячейка накопителя работает нормально и сигнал "0" с выхода блока 9 сравнения записывается в О-триггер 10, Если же сравнение не проиэошло - сбой проверяемой ячейки накопителя, то в О-триггер 10 записывается сигнал "1", который поступает на выход контроля...
Устройство для операций с комплексными числами
Номер патента: 1617436
Опубликовано: 30.12.1990
Авторы: Богомолов, Дрозд, Лацин, Минченко, Шабадаш
МПК: G06F 7/49
Метки: комплексными, операций, числами
...составляющих первого15сомножителя, а на второй - последовательность сост авляющих второго сомножителя, в которой при помощи коммутатора произведена перестановкаданных, поэтому на выходе первогоумножителя вмоменты времени 1, 4, 7,ЗК+1 (К = О, 1,) получаетсяпроизведение аЬ, в моменты времени 2, 5, 8 ЗК + 2 - произведек к,ние аЬз, в моменты времени 3, 6,9 ЗК + 3-произведение а Ь 1, кок кторые являются слагаемыми первойсоставляющей результата. Перед сложением этих произведений необходимопроизвести выравнивание моментов их30поступления на сумматоры для чегослужат элементы 5.1 и 6.1 задержкиАналогично происходят вычислениявторой и третьей составляющих результата,35Формула изобретенияУстройство для операций с комплексными числами,...
Устройство для операций с комплексными числами
Номер патента: 1617435
Опубликовано: 30.12.1990
Авторы: Антоненков, Дрозд, Лацин, Минченко, Шабадаш
МПК: G06F 7/49
Метки: комплексными, операций, числами
...устройства.Рассмотрим в .качестве примера вычисление третьей составляющей результата. Остальные получаются аналогично,На выходе первого умножителя 2, 5,8, 3 К + 2 (где К = О, 1, )ктактах образуется произведение аЬ,т.е. третье слагаемое составляющейрезультата. На выходе третьего умножителя в 5, 8, 11 ЗК + 5 тактахобразуется произведение а Ь , т.е.к к1второе слагаемое третьей составляющей результата. На выходе пятого умножителя в 8, 11, 14.,ЗК + 8 тактах образуется произведение а,Ьк кт.е. первое слагаемое третьей составляющей результата. Очевидно, что длявычисления третьей составляющей, которое производится на сумматорах 7и 10, необходимо задержать произведения с выходов первого и третьегоумножителей соответственно на 6 и 3такта,...
Устройство для задержки цифровой информации с самоконтролем
Номер патента: 1606969
Опубликовано: 15.11.1990
Авторы: Дрозд, Карпенко, Лацин, Полин, Шабадаш
МПК: G06F 1/04, G11C 29/00
Метки: задержки, информации, самоконтролем, цифровой
...такте, Вычисленный контрольный разряд сравнивается схемой 6сравнения с контрольным разрядомсчитанным в данном такте из блока 3управляемой задержки,Если в процессе задержки произошлоискажение одного информационного разряда последовательности, считанногов 1-м такте, то контрольные разряды,вычисленные в 1-м и (1+1)-м тактах,будут отличаться от контрольных разрядов, считанных в этих тактах изблока 3 управляемой задержки. Такимобразом, наличие двух подряд несовпадений контрольных разрядов в 1-м иЦ+1)-м тактах свидетельствует обискажении 1-го информационного разряда.Сигнал о первом несовпадении контрольных разрядов поступает с выходасхемы 6 сравнения на вход триггера8 контроля и яерез датчик 10 ошибкина выход 16 устройства и...
Устройство для возведения в квадрат
Номер патента: 1552179
Опубликовано: 23.03.1990
Авторы: Дрозд, Лацин, Полин, Шабадаш, Шипита
МПК: G06F 7/552
Метки: возведения, квадрат
...указывают на разряды операнда, над которыми выполняются операции умножения на данном элементе Игруппы. Конъюнкции на выходах элементов И одной группы имеют в такте одинаковые весовые функции соответственно с четными и нечетными степенями двойки для первой и второй группэлементов И,1Первый 9 и второй 10 одноразрядныесумматоры складывают в каждом тактеконъюнкции с одинаковыми весовымифункциями, а также значениями посчитанных ранее разрядов переносов сумматоров 9 и 10, задержанных на регистре 11. Кроме того, первый сумматор 9учитывает в качестве слагаемого пос15 ледовательность разрядов операндас выхода четвертого разряда регистра1 операнда.При этом на выходах суммы первого,9 и второго 10 сумматоров вырабатываются соответственно нечетные...
Устройство для фиксации неустойчивых сбоев
Номер патента: 1541612
Опубликовано: 07.02.1990
Авторы: Волощук, Жердев, Лацин, Лебедь, Шипита
МПК: G06F 11/22
Метки: неустойчивых, сбоев, фиксации
...работу третьего триггера 19 по синхровходу. После прохождения Б циклов контроля последнегоэлемента контролируемой последователь.ности по фронту, вырабатывающемусяна выходе переноса первого счетчика3 при поступлении очередного сигналао запуска цикла контроля, третийтриггер 19 переходит в единичное состояние и по нулевому значению с инверсного выхода третьего триггера 19происходит занесение во второй счетчиккода единицы (на информационныевходгы второго сцетцика ч заведен код.единицы).Таким образом, после контроля последнего элемента контролируемой последовательности при поступлении очередного сигналана втором счетчикефиксируется код не 1+1, а единицы,т,е, опять иацнется контроль первого, а в дальнейшем и всех последующих 1-1...
Устройство для задержки информации
Номер патента: 1541585
Опубликовано: 07.02.1990
Авторы: Дрозд, Лацин, Полин, Соколов, Шипита
МПК: G06F 1/04
Метки: задержки, информации
...информация, вместе сконтрольным разрядом, заносится ввыходной регистр 7 по заднему Фронтуимпульсов синхронизации, Одновременно с этим вновь вычисленный контрольный разряд для считанного информационного слова заносится во второйтриггер 9. Вычисление контрольногоразряда происходит аналогично вычислению контрольного разряда при записи информации в блок 6,Результат сравнения выделяетсяблохом 11 и в конце каждого тактачтения заносится в триггер 12 (позаднему Фронту синхронизации). Принормальной работе устройства в триггер 12 постоянно заносится сигнал логического "О". При одиночном искажении контрольного разряда на выходетриггера 12 появляется сигнал логической "1", который удерживается втечение одного такта,Если же происходит...
Запоминающее устройство с контролем
Номер патента: 1536446
Опубликовано: 15.01.1990
Авторы: Карпенко, Лацин, Муравинец, Романов, Синегуб
МПК: G11C 29/00
Метки: запоминающее, контролем
...на двунаправленный вход-выход. Временныедиаграммы работы устройства в режимезаписи приведены на фиг, 2,В режиме чтения под действием им.пульсов синхронизации по выбранным счетчиком 2 адресам производится 5считывание из накопителей 1 и 6 записанной ранее информации, при этом контрольные разряды, записанные ранее в накопитель 1, сравниваются первым блоком 5 сравнения с контрольны ми разрядами, сформированными блоком3 свертки. В случае несовпадения контрольных разрядов на первом контрольном выходе 13 устройства формируется сигнал сбоя ин формационных разрядов. 1(роме того,контрольные разряды из первого накопителя 1, задержанные на один такт в регистре 7, сравниваются вторым блоком 9 сравнения с контрольными 20 разрядами, считанными,из...
Устройство для умножения двоичных чисел
Номер патента: 1509877
Опубликовано: 23.09.1989
Авторы: Дрозд, Карпенко, Лацин, Минченко, Полин
МПК: G06F 7/52
Метки: двоичных, умножения, чисел
...в такте весовые функции с нечетным значением 1 с, а также сигнал с выхода первого разряда переноса сумматора 5, сигналы с выходов нечетных разрядов переноса сумматора 5, задержанные на регистрах 7 группы, и сигналы с выходов четных разрядов переносов сумматора 6, задержанные на регистрах 7 группы.Сигналы с выходов суммы второго и первого одноразрядных сумматоров 5 и 6 поступают соответственно на первый и второй информационные входы коммутатора 8, который под действием синхроимпульсов подключает, указанные сигналы на выход 18 устройства соответственно в первых и вторых половинах тактов,Таким образом, с выхода 18 устройства с удвоенной частотой следованиясинхроимпульсов снимается последовательный код произведения, причем впервых и вторых...
Устройство для деления на константу 2 -1
Номер патента: 1490675
Опубликовано: 30.06.1989
Авторы: Беликова, Дрозд, Лацин, Полин
МПК: G06F 7/52
...входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1 8.п+ 1 группы, обеспечивая трансляцию без изменения кода Х 1 с выходов старших разрядов сумматора 3 через первые входы элементов ИСКПЗЧАЮЩЕЕ ИЛИ 8 группы на их вхады и соответственно выходы 12 устройства. Единичный сигнал с выхода элемента НЕ 5 поступает на вторые входы элементов И 7.1, 7,2, , 7-1 второй группь;, обеспечивая трансляцию без изменения кода Х 2 с выходов младших разрядов сумматора 3 через первые входы элементов И 7 второй группы на их выходы и соответственно выходы 13 устройства,Если все разряды кода Х 2 принимают единичное значение, то на выходе элемента И 4 и на выходе элемента НЕ 5 устанавливаются соответственна единичный и нулевои сигналы. Единичный сигнал поступает на вторыевходы...
Устройство для умножения
Номер патента: 1481749
Опубликовано: 23.05.1989
Авторы: Дрозд, Лацин, Полин, Соколов, Шипита
МПК: G06F 11/30, G06F 7/52
Метки: умножения
...который сбрасывает второй триггер 14, сигнал логического 0 с выхода которого запрещает прохождение синхросигнала через элемент И 13 на синхровход третьего тригЗ 5 гера 15 и переключает коммутаторы 5 и 6 вположение коммутации на входы регистров 7 и 8 множимого и множителя информации с групп 16 и 17 входов мнокимого и множителя устройства. Формула изобретения Устройство для умножения, содержащее регистр множимого, регистр множителя, регистр произведения и умножитель, причем информационные выходы регистров множимого и множителя соединены соответственно с входами множимого и множителя умножителя, выход результата которого соединен с информационным входом регистра произведения, информационный выход которого является выходом произведения...
Устройство для контроля остаточного кода по модулю три
Номер патента: 1476469
Опубликовано: 30.04.1989
Авторы: Волощук, Дрозд, Лацин, Малярчук, Полин
МПК: G06F 11/10
Метки: кода, модулю, остаточного, три
...с информационных входов3 на выход 5 устройства. Контролируемый код поддерживается на информационных входах 3 устройства в течение всего периода управляющего сигнала, На первом полутакте управляющийсигнал принимает нулевое значение,При действии этого сигнала элементы1 пропускают контролируемый код навходы блока 2 без изменений, На втором полутакте управляющий сигнал принимает единичное значение, при действии которого элементы 1 инвертируют контролируемый код,Блок 2 вычисляет функцию й перво Ого разряда искомого остатка по модулю три контролируемого кода, Эта функция описана в таблице на фиг, 2, Из 59 2данных таблицы видно, что при четном числе входов блока 2 функция Гр второго разряда остатка может быть определена какГ (Х 1, Х 2, Х 2 К)...
Устройство для задержки информации с контролем
Номер патента: 1474833
Опубликовано: 23.04.1989
Авторы: Волощук, Дрозд, Лацин, Лебедь, Полин
МПК: G06F 1/04, H03K 5/153
Метки: задержки, информации, контролем
...пяти). Еслиже за Р циклон повторного сбоя по зафиксированному н регистре 16 адресу .не происходит, то счетчик 1 О, досчитав до нуля, вырабатывает сигналзаема и блокирует поступление насвой вычитающий вход сигналов переполнения (конца цикла) нэ счетчика 6адреса. Одновременно с этим однонибратор 11 вырабатывает короткий импульс и сбрасывает триггер 14 н "0",тем самым разрешая фиксацию и анализ 25следукзцих сбойных адресов. Таким образом, устройство позволяет распознавать сбои и отказы ячеек накопителя изаменять отказавшую ячейку на резервную, что повышает надежность Функционирования цифровой задержки информации .Счетчик 6 адреса представляет собой суммирующий счетчик по модулюК = 2"-1, где п - разрядность счетчикаВыход переполнения его...
Устройство для преобразования двоично-десятичных чисел в двоичные
Номер патента: 1462489
Опубликовано: 28.02.1989
Авторы: Дрозд, Заболотный, Иванов, Лацин, Полин
МПК: H03M 7/12
Метки: двоично-десятичных, двоичные, преобразования, чисел
...а остатки по модулю пять с выходов первого 4второго 5 узлов свертки по модулю пять поступают на входы второго узла 8 сравнения.Поскольку число в двоично-десятичном коде Ади в двоичном коде Вимеет одинаковую делимость на три и пять, то при правильной работе устройства сравниваемые остатки совпадут, первая 7 и вторая 8 схемы сравнения выработают на выходах нулевые значения, Эти значения объединяются по ИЛИ на элементе 9, который формирует на выходе устройства 12 сигнал о его правильной работе.При несовпадении сравниваемых остатков, что возможно при неисправном устройстве, один или оба узла сравнения 7 и 8 устанавливают свой выход, а следовательно, н контрольный выход устройства 12 в единичное значение. Это значение свидетельствует о...
Устройство для задержки цифровой информации с контролем
Номер патента: 1462424
Опубликовано: 28.02.1989
Авторы: Дрозд, Карпенко, Лацин, Минченко, Полин
МПК: G11C 29/00, H03K 5/06
Метки: задержки, информации, контролем, цифровой
..."1" вызовет переключение коммутатора 3. В результате старшие разряды слова будут записаны в ячейку второго накопителя 7, а младшие - в ячейку первого накопителя 6, где в предыдущем полутакте чтения по этому же адресу была обнаружена неисправность.Таким образом, каждой ячейке накопителя 6 поставлена в соответствие ячейка одноразрядного накопителя 8 с таким же адресом, в которой хранится информация о работоспособности соответствующей ячейки накопителя 6. Если в ячейке накопителя 8 хранится ноль, то соответствующая ячейка накопителя.б исправна и в ней будут храниться старшие разряды, Если же в ячейке накопителя 8 хранится единица,то в соответствующей ячейке накопителя б существует неисправность и в нее будут заноситься младшие...
Устройство для возведения в квадрат
Номер патента: 1451686
Опубликовано: 15.01.1989
Авторы: Дрозд, Лацин, Минченко, Подлегаев, Полин
МПК: G06F 7/552
Метки: возведения, квадрат
...элементов И.Первый 4 и второй 5 одноразрядные сумматоры складывают в каждом такте конъюнкции с одинаковыми весовыми функциями, а также значениями посчитанных ранее разрядов переносов сумматоров 4 и 5, задержанных на регистре 7.При этом на выходах суммы первого 4 и второго 5 одноразрядных сумматоров вырабатываются соответственно нечетные и четные разряды произведения. Эти разряды поступают на первый и второй информационные входы коммутатора. б,который под действием синхросигналов СИ (типа ."меандр"), поступающих на его управляющий вход, транслирует на выход 11 устройства разряды произведения в естественном порядке их следования. На временной диаграмме, иллюстрирующей изменения выхода 11 устройства показаны весовые функции разрядов...
Устройство для вычисления модуля комплексного числа
Номер патента: 1444750
Опубликовано: 15.12.1988
Авторы: Дрозд, Кравцов, Лацин, Лебедь, Полин
МПК: G06F 7/38
Метки: вычисления, комплексного, модуля, числа
...и второй 5 коммутаторы, первый блок 6 свертки по модулю три, блок 7 сумматоров по модулю два, второй блок 8 свертки по модулю три, сумматор 9 по модулю три, блок 10 сравнения, вход 11 первого аргумента, вход 12 второго аргумента, выход 13 модуля комплексного числа, контрольный выход 14 и выход 15 контрольных разрядов,Устройство работает Следующим образом.Через вход 11 первого аргумента на входы первого слагаемого первого сумматора 1 и на вход первого слагаемого третьего сумматора 3 поступает и-разрядная мантисса д прямого кода действительной части комплексного числа (и - 1) старших разрядов и младший разряд мантиссы с поступает также соответственно на вход второго слагаемого второго сумматора 2 со сдвигом на один разряд вправо и на...
Матричное устройство для возведения в квадрат
Номер патента: 1439583
Опубликовано: 23.11.1988
Авторы: Дрозд, Лацин, Панченко, Полин, Соколов
МПК: G06F 7/552
Метки: возведения, квадрат, матричное
...может быть использовано в специапизированньж вычислителях и является усовершенствовани"ем устройства по авт.св. Р 842804,Целью изобретения является повышение достоверности функционированияза счет Йиксирования неразрешенныхкодов результата,На чертеже представлена Функцио"нальная схема устройства.Матричное устройство для возведения в квадрат содержит блок 1 элементов И, блок 2 сумматоров, блок 3свертки по модулю три, элемент НЕ Ь.,элемент И 5 вход 6 аргумента вы ход 7 результата, контрольный вы, ход 8,Устройство оункционирует спеду, ющим образом,На вход 6 аргумента устройствапоступает аргумент. При этом разрядыаргумента подаются на соответству ющие лходы разрядов аргумента блока 1 элементов И и входы разрядоваргумента блока 2...
Устройство для умножения двоичных чисел
Номер патента: 1439579
Опубликовано: 23.11.1988
Авторы: Дрозд, Жердев, Лацин, Минченко, Полин
МПК: G06F 7/52
Метки: двоичных, умножения, чисел
...разрядовпереносов сумматора 5, задержанныена регистрах 7 группы, и сигналы свыходов нечетных разрядов переносовсумматора б, задержанные на регистрах 7 группы,На первом одноразрядном сумматоре 6складываются конъюнкции, имеющие одинаковые в такте весовые Функции с нечетным значением 1, а также сигнал свыхода первого разряда переноса сумматора 5, сигналы с выходов нечетныхразрядов переносов сумматора 5, задержанные на регистрах 7 группы, и сигналы с выходов четных разрядов переносов сумматора б, задержанные на регистрах группы 7,Сигналы с выходов суммы второгои первого одноразрядных сумматоров 5и б поступают соответственно на первый и второй информационные входыкоммутатора 8, который под действиемСИ подключает указанные сигналы навыход 13...
Запоминающее устройство с контролем информации
Номер патента: 1437924
Опубликовано: 15.11.1988
Авторы: Дрозд, Лацин, Минченко, Полин, Соколов
МПК: G11C 29/00
Метки: запоминающее, информации, контролем
...которь 1 й оп.Ределяет для чисел последовательности их контрольные коды са, и сЬ;( = 1,о) по модулю три (остатки отделения чисел на три). По скнхросигналам, поступающим с восьмого выхода синхронизатора 1, полученные 50контрольные коды принимаются регистром 17, а с его выхода подаются наинформационный вход блока 13. На управляющий вход блока 13 поступаетсигнал с седьмого выхода синхронизатора 1, Под действием этого сигналаинвертируется каждый второй контрольный код последовательности, поступающей на вход блока 13. С вьхода блока 13 полученная контрольная последовательность контрольньх кодорся сЬ са , сЬ , са , сЬ , саса, сЬ поступает на вход узла 35,который вместе с регистром 36 образует накапливаюшик сумматор 28,обеспечивающий...
Устройство для задержки цифровой информации с самоконтролем
Номер патента: 1429174
Опубликовано: 07.10.1988
Авторы: Дрозд, Лацин, Полин, Соколов, Шабадаш
МПК: G11C 29/00
Метки: задержки, информации, самоконтролем, цифровой
...в процессе задержки.Доцустим, в процессе задержки произошло искажение информации в разряде Ь 2. Тогда при чтении происходитнесовпадение контрольных разрядов КЪи К 4, что свидетельствует о том, чтоискажение произошло в слове Ь на четвертом такте, поскольку в этом такте:считывался только один разряд словаЬ(Ь 2), то его легко можно исправить,проинвертировав.Регистры 7-9 осуществляют выравнивание введенной при записи сдвижки,формационного разряда, и выход первого контрольного разряда блока памятиподключены к информационным входамрегистров сдвига группы, выход первого информационного разряда блока па"мяти и выходы регистров сдвига второйгруппы, кроме последнего регистрасдвига, соединены с первыми входамиэлементов НЕРАВНОЗНАЧНОСТЬ,...
Запоминающее устройство с обнаружением ошибок
Номер патента: 1425790
Опубликовано: 23.09.1988
Авторы: Дрозд, Лацин, Полин, Романова, Чудненко
МПК: G11C 29/00
Метки: запоминающее, обнаружением, ошибок
...регистра 5. Восстановленное информаци -онное слово с выхода блока 6 поступает на информационный вход выходногорегистра 10, на вход контрольныхразрядов которого поступает информация, полученная блоком 8 сравнения,Блок 8 сравнения осуществляет сравнение контрольных разрядов с выходаблока 4 с контрольными разрядами, вычисленными вторым блокомсвертки помодулю, для восстановленного информационного слова. В выходной регистр10 будет принято восстановленное информационное слово и результат сравнения контрольных разрядов (сигналошибки),В случае, если последовательностьсчитываемого массива информации ненарушается (т,е. соответствует порядку записи ее в блок 4) и блок 4работает безотказно, контрольныеразряды на входах блока 8 сравнениябудут...
Запоминающее устройство с обнаружением ошибок
Номер патента: 1425787
Опубликовано: 23.09.1988
Авторы: Дрозд, Жердев, Карпенко, Лацин, Полин
МПК: G11C 29/00
Метки: запоминающее, обнаружением, ошибок
...записью поступаблок 5. Контрольные разряды вычисляются как свертка по модулю. Занесение информации в выходной регистр 8происходит по заднему Фронту сигнала управления чтением на входе 14,Второй блок 7 свертки вычисляет контрольные разряды для декодированногослова как свертку по тому же модулю,что и блок 3. Блок 9 сравнения производит анализ совпадения контрольныхразрядов вычисленных до записи и кодирования и после считывания декодирования,При нормальной работе разрядныхи адресных цепей устройства (хранение информации в блоке 5 осуществляется без искажения и адрес чтения соответствует адресу записи) декодирование считанного блока 5 слова происходит правильно и контрольные разряды, считанные иэ блока 5, совпадаютс контрольными...
Устройство для задержки цифровой информации с уплотнением
Номер патента: 1425632
Опубликовано: 23.09.1988
Авторы: Волощук, Дрозд, Лацин, Полин, Шипита
МПК: G06F 1/04
Метки: задержки, информации, уплотнением, цифровой
...будет записана последовательность единиц инулей, причем единица будет соотнет"ствовать совпадению записываемого(считываемого) в данном такте инфор 1425632мационного слова со словом, записанным (считанным) в предыдущем такте,По окончании одного цикла записи через К. тактов синхроимпульсов на5 входе 18 произойдет переключение счетного триггера 17 в ноль сигналом заема с выхода счетчика 7. Одновременно произойдет запись кода задержки в счетчик 7, обнуление счетчика 1 О, и начнется новый цикл задержки. При этом первая половина блоков памяти (блоки 8 и 13) будет приведена в режим чтения, В первом такте режима чтения происходит чтение информации из бло ка 13 по адресу К. Считанная информация (ноль или единица) через первый коммутатор 6...
Запоминающее устройство с диагональной адресацией
Номер патента: 1399819
Опубликовано: 30.05.1988
Авторы: Дрозд, Лацин, Минченко, Полин, Шабадаш
МПК: G11C 15/00
Метки: адресацией, диагональной, запоминающее
...6, Далее после поступления сигнала "Запись" 8 происходитэтап записи, и информация из сдвигового регистра 4 заносится в соответствующие ячейки блоков памяти 3.Процедура считывания горизонтального слова.На входы задания кода начала разрядного столбца 5 поступает код111-11. На адресные входы устройства6 поступает код адреса считываемогослова. Далее после поступления сигнала "Чтение" 9 происходит этап считывания и информация из выбранных ячеек блоков памяти 3 по сигналу "Прием внутренний" 13 заносится в сдвиговыйрегистр ввода-вывода 4. Для восстановления первоначального порядка элементов слово по сигналу Сдвиг вверхна е разрядов циклически сдвигаетсявверх, аналогично сдвигу при процедуре записи,Процедура считывания разрядногостолбца.На...
Устройство для регистрации неустойчивых сбоев
Номер патента: 1397916
Опубликовано: 23.05.1988
Авторы: Волощук, Дрозд, Лацин, Лебедь, Полин
МПК: G06F 11/14
Метки: неустойчивых, регистрации, сбоев
...причем информация15 с номером, указываемым счетчиком 4. Узел 7 сравнения выполняет функцию сравнения только при подаче на его входы информации с одинаковыми номерами, причем с выхода регистра 2 сни 20 маются данные, записанные в него в первом цикле контроля, Узел 7 сравнения осуществляют поразрядное сравнение и при полном совпадении (и только в этом случае) вырабатывает нулевой код сравнения, поступающий на информационный вход регистра 12, а также общий сигнал сравнения, являющийся объединением по ИЛИ разрядов кода сравнения и снимаемый с вы 30 хода равенства сравниваемых кодов,Сигнал сравнения в случае несовпадения сравниваемых кодов принимает единичное значение, Этот сигнал и код сравнения по окончании первого 35 полутакта каждого...