Роздобара — Автор (original) (raw)
Роздобара
Сумматор кодов с иррациональным основанием
Номер патента: 1837279
Опубликовано: 30.08.1993
Авторы: Коняхин, Роздобара
МПК: G06F 7/49
Метки: иррациональным, кодов, основанием, сумматор
...в регистре блока 6 минимизирован, то блок 3 из состояния Сз переходит в состояние С 5, в котором выполняются операции развертки кода в регистре блока 2 (ЩО-ф 011) и контроля перемещения, Из состояния Сб блок 3 снова переходит в состояние Сз, в котором кроме операции перемещения выполняются операции контроля свертки и развертки 41) - 1, (43) - 1). Эти операции по сути аналогичны операции контроля перемещения.В случае, если содержимое регистра блока 2 равно О 112) .= 1), триггер 104 установлен о 1 и содержимое регистра блока 6 минимизировано 113) = 1) блок 3 переходит из состояния Сз в состояние Сб. В этом состоянии осуществляется контроль операции перемещения, обнуление триггера 104 и фиксация сигнала синхронизации второго слагаемого на...
Последовательный сумматор
Номер патента: 1691835
Опубликовано: 15.11.1991
Авторы: Зимин, Кремез, Роздобара
МПК: G06F 11/08, G06F 7/49
Метки: последовательный, сумматор
...45;+1, 45 н 2. Кроме того, этот сигнал через выход21 проходит на вход соответствующего Т- триггера 53 блока 9 контроля свертки, устанавливая его в "1".По сигналу с входа 13 осуществляется контроль правильности выполнения операции свертки. В случае отсутствия ошибкипри выполнении операции свертки в 1-м разряде блока 7 на выходе элемента И 37 формируется сигнал, который, поступая через выход 21 на вход Т-триггера 53 ь переводит его в нулевое состояние, В случае ошибки в любом из четырех старших разрядов блока7 на выходе 16 формируется сигнал ошибкипорции и формирования и-разрядного кода суммы требуется (и+3) такта работы последовательного сумматора.Пример работы последовательного сумматора при сложении кодов "01001" и "01010"...
Устройство для вычитания
Номер патента: 1564612
Опубликовано: 15.05.1990
Авторы: Кремез, Прохоров, Роздобара
МПК: G06F 7/49
Метки: вычитания
...триггер 13 устанавливается в "О" (в соответствии с описанным). Подается сигнал на вход 3 устройства, по которому осуществляется сдвиг на два разряда в регистрах чисел и запись в два младших разряда регистра 6 значений с выходов 35 и 41, запись на регистр 17 переносов значений с выходов 30-3 первого блока 15 постоянной памяти. На этом первый такт вычитания закончен.В кажцом последующем такте на входы первого блока 15 постоянной памяти поступает новая информация и подается сигнал на вход 3 устройства. Таких тактов будет и/2. После этого подается сигнал на вход 4 устройства, На выходе элемента И 1 О присутствует "О", а на выходе элемента И 11 появляется "1", которая открывает блок 8 элементов И, и формируется результат вычитания:1-й,...
Устройство для сопряжения процессора с памятью
Номер патента: 1345203
Опубликовано: 15.10.1987
Авторы: Баранов, Веселухин, Кремез, Орлов, Пехтерев, Роздобара, Хамицкий
МПК: G01F 13/00
Метки: памятью, процессора, сопряжения
...выходеэлемента 10 сравнения Формируетсясигнал разрешеция формирования управляющих сигналов ВКО, ВК 1 и СИП, поступающий в элементы выборки 12 и моделирования 13 цикла обращения. Врезультате на выходах элемента 13 "Задержка чтения" (ЗЛ Чт) и "Задержказаписи" (ЗЛ Зп) устанавливается низкий уровень напряжения (разряжаются 20емкости цепочек К,С и Н С ) . Кодномера модуля ОЗУ поступает по ША13-152 из регистра 4 адреса ца входы дешифратора 2 и устанавливает ну 2 члевой сигнал на соответствующем адре-суемому модулю выходе дешифраторя.После этого процессор снимает адресс магистрали "Общая шина",При считывании данных из модуляОЗУ (цикл "Ввод" на фиг, 5) процессор 30устанавливает нулевой сигнал на шине(Зп = 0), Данный сигнал, поступая вблок 1,...
Устройство для умножения
Номер патента: 1339551
Опубликовано: 23.09.1987
Авторы: Баранов, Зимин, Кремез, Пехтерев, Роздобара
МПК: G06F 7/49
Метки: умножения
...регистр 57 вместе с корректирующим членом через элемент ИЛИ 61 в регистр 62.Промежуточная сумма в регистре 57 приводится к нормальной форме с помощью блока 58, Сигналы записи частично нормализованной суммы вырабатываются на выходе 55 блока 25 (блок В 11), Сигнал об окончании нормализации кода в регистре 57 вырабатывается блоком 59 на выходе 44 сумматора (блок В 10). Сложение промежуточных сумм с промежуточными переносами продолжается до тех пор, пока переносы не станут, равны 0 и на выходе 45 блока 63 появится единичный сигнал (блок В 12).Процесс сложения золотых -кодов в сумматоре контролируется блоком 65, в каждом разряде которого реализуется функция ошибки:Го = д (й,М ч 5 ч 5 где д - перенос из 1-го разряда;5 - сумма в 1-м...
Устройство для исследования характеристик сетевых графов
Номер патента: 1312602
Опубликовано: 23.05.1987
Авторы: Кремез, Мазин, Ноткин, Осипов, Роздобара
МПК: G06F 15/173
Метки: графов, исследования, сетевых, характеристик
...э,цчент И второй группы )5 и второй элемент ИЛИ 16 поступит нд второй Вхол суччд(О- ра 10. Кроме того, упр)в 35 кщ)(й си цдс Выхода элех(снтз И,1 И 1 группы э,)еч( н(в И,1 И п(к"тупит нд Вхол ,3 чнг;3 6 здлер+,ки гру пи ь элем( Н 1 ОВ з;,(срж ки, н рзул в;)т( ч,ГО 13(3 (.ГО вь(хо.1 чР 3 ВР(.ч 53 Г( (ОЯВитс 53 ИРЗВС(ЯН)31 ИИ ИНЛ, 3 О К(ТОРОМ( С)ЛР,+(И ч(е счх(мтор 3( ре )х,)ьгт сх ччиров;3313(я 13 рцого и второго ре 3( гров сл)и д груп(ц р гис(ров) япиИется и 1)торои р(3 ис(р , С Л 3 3(315 р.)усьт 1 сх ччирвдния во цтороч р(Г(стрГ)члт н(ходи ь 5 и)Г и чин(3 х( к сичдльв)го чножстя:(утей, которая ио 6- ХО.1 ИЧД Л,3 Я ЛОСТ)К 31351 ИЗ Н;)ЧЛЬ)3 ОИ ВР и и н ь( Второй Ве)рп и 13 ц рдфз. 1 рс 3 вр3 3=.-т ) 1;1 Вьхоле эс(ех(тд о .3;1.1 р)кк...
Устройство для последовательного деления
Номер патента: 1304017
Опубликовано: 15.04.1987
Авторы: Кремез, Осипов, Роздобара
МПК: G06F 7/49
Метки: деления, последовательного
.../13/ при /52/=1 на установочные входы регистров 21.и 22поступают сигналы с выходов 57 и 60о возможности выполнения операциисвертки (обратной по отношению к операции развертки) в соответствующихразрядах регистров 12 и 15. Таким образом, при переходе блока 1 в состояние /10/ при правильной работе блоков, участвующих в операции развертки и записи кодов, регистры 21 и 22должны быть обнулены, в противномслучае на выходе 36 сфомируется сигнал ошибки. 17 6После окончания операции вычитанияблок 1 управления переходит в .состояние /4/ и далее описанным способом всостояние /2/. При значении счетчика64, равном 4, в состоянии /6/ в регистре 7 будет находиться код (Ы Х ++Х о ), а в регистре 9 - код УДалее выполняется сравнение содержимого регистра 7...
Устройство для выборки команд
Номер патента: 1259263
Опубликовано: 23.09.1986
Авторы: Веревкин, Кремез, Петрунек, Роздобара
МПК: G06F 9/36
...12, и кодом разности содержимых счетчиков 1 и 5, Микропрограммный автомат 31 анализирует поступление запроса от устройства для выборки команд на входе 23 и от других абонентов на входе 18. Если на входе 18 есть запросы, то МПАвыполняются микропрограммы их обслуживания. После обслуживания всех запросов на входе 18 МПА 31 переходит к обслуживанию запроса устройства. На выходе 33 МПА формируется адрес канала коммутаторов 26 и 27, соответствующий входам 21 и 22, .вследствие чего на адресный вход блока 28 памяти поступает адрес начала команд, а в счетчик 29 записывается код длины считывания групп команд. Ло сигналу с выхода 34 МПА выполняется считывание одной команды с блока 28, которая поступает на выход 25. По сигналу на выходе 24 МПА эта...
Устройство для умножения
Номер патента: 1200280
Опубликовано: 23.12.1985
Авторы: Баранов, Кремез, Роздобара
МПК: G06F 7/49
Метки: умножения
...блока управления (фиг. 2) изображены состояния автомата управления И , 3 = 0,1,.., и функции " переходов из состоя 11ния С в состояние С 3.Табличный умножитель 18 (фиг. 3) может в частном случае содержать неполный дешифратор 36, элемент ИЛИ-НЕ 37, элементы ИЛИ 38-41, триггер 42, группу элементов И 43, шифратор 44.Регистр 7 множимого предназначен для хранения "золотого" 1-кода множимого, регистр 8 - для хранения частичного произведения ( сд +1).А,где А - код множимого, регистр 9 " для хранения обратного кода произведения Ю, А, регистр 10 множимого 10-для храненияи сдвигана четыреэФ Юразряда золотого 1-кода множителя.Блоки контроля 11-14 предназначены для контроля регистров 7-10 на нормальность хранимой информации, г.е....
Параллельный сумматор кодов фибоначчи
Номер патента: 1180880
Опубликовано: 23.09.1985
Авторы: Баранов, Кремез, Пехтерев, Роздобара
МПК: G06F 7/49
Метки: кодов, параллельный, сумматор, фибоначчи
...а также для фиксации ошибок в работе устройства Пятивходовые одноразрядные сумматоры 4 служат для суммирования сигналов переносов и цифр слагаемых во.2-(и) разрядах кодов слагаемых, а также для фиксации ошибок в работе устройства.Элемент ИЛИ 5 предназначен для сборки сигналов контроля одноразряд11808 1 О ного сумматора младшего разряда при различных режимах работы устройства и формирования общего сигнала ошибки.Элемент И 6 служит для формирования сигнала ошибки в младшем разряде устройства в режиме суммирования кодов Фибоначчи, Второй вход данного элемента является инверсным.Элемент И 7 предназначен для выполнения округления кода результата в режиме суммирования кодов "золотой" 1-й пропорции посредством передачи сигнала переноса...
Устройство для деления
Номер патента: 1151955
Опубликовано: 23.04.1985
Авторы: Баранов, Кремез, Лачугин, Мордашов, Роздобара
МПК: G06F 7/49
Метки: деления
...сигналУС 1 "Устройство свободно" ( = пуск),Для выполнения деления на входы устПр име р. а) (А) = 010100(А)0 = 011111 1111 00110011 010001. 1111 ф 00011111 4 00100111 -ф 001010 где а; =- 10,1); о - основание. системы счисле 955 4ройства подается следующая информация: на входы 8 и 9 - соответственно модули 1 кодов делимого и делителя, на вход 10 - признак системы счисления, в которой выполняется деление, -1 ф (1 -система счисления) или 1 (двоичная классическая система счисления), на вход 11 - сигнал "Пуск", на вход 12 - серия синхроимлульсов 10, по которой тактируется переход узла 25 из одного состояния в другое. По сигналу "Пуск" узел 25 переходит в состояние С 1 (Е = пуск) и на управляющих шинах 15 и 16 вырабатывается сигнал УС 2, по...
Устройство для выборки команд
Номер патента: 1149257
Опубликовано: 07.04.1985
Авторы: Булкин, Веревкин, Лачугин, Петрунек, Роздобара
МПК: G06F 9/36
...тактовые входы 16 и 17 устройства,сигнальные выходы 18 и 19 устройства, а;ресные выходы 20 и 21 устройства,Счетчикии 2 предназначены длясчета младшей и старшей части адреса очередной команды, выбираемойиз блока 3 памяти и образуют единыйсчетчик команд. Блок 3 памяти предна "значен для хранения команд. Блок 4предназначен для промежуточного хранения команд, выбираемых из блока 3памяти, и представляет собой быстродействующий блок памяти, имеющий раздельные входы записи и считывания. Счетчик 5 предназначен для счета адреса команды, выбираемой изблока 4.Элемент И 6 предназначен для фор.мирования сигналов заполнения блока4 при наличии тактовых сигналов свхода 16 и отсутствии запрета стриггера 9. Элемент И 7 предназначен для...
Устройство для умножения чисел в -кодах фибоначчи
Номер патента: 1137459
Опубликовано: 30.01.1985
Авторы: Баранов, Захарчук, Кремез, Лачугин, Роздобара
МПК: G06F 7/49
Метки: кодах, умножения, фибоначчи, чисел
...третий выходдешифратора узла анализа соединен спервыми входами третьего и четвертого элементов И узла выработки управляющих сигналов, выход первого разряда первого кольцевого сдвиговогорегистра узла выработки управляющихсигналов соединен с вторыми входамивторого и третьего элементов И узлавыработки управляющих сигналов,выходы второго и третьего разрядовпервого кольцевого сдвигового регистра узла выработки управляющих сигналов соединены суправляющими входами блоков суммирования и регистровпоразрядных произведений соответственно, выходы третьего и четвертого элементов И узла выработкиуправляющих сигналов соединены с входами второго элемента ИЛИ узла выработки управляющих сигналов, выходшестого элемента И узла выработкиуправляющих...
Устройство для умножения
Номер патента: 1130859
Опубликовано: 23.12.1984
Авторы: Баранов, Кремез, Мордашов, Роздобара
МПК: G06F 7/49
Метки: умножения
...выходом 9 -го одноразрядного нормализатора, три входа второго элемента И 9, -го одноразряд- ного нормализатора соединены с+2, 1 +Ц,9 1 разрядами регистра обратного кода множимого соответственно, а выход второго элемента И 9. -го одноразрядного нормализатора соединен с первым входом элемента ИЛИ-го одноразрядного нормализатора, три входа третьего элемента И З.-го одноразрядного нормализатора соединены с 9. +13, Г 9.3, 9,-1 разрядами регистра обратного кода множимого соответственно, а выход третьего .элемента И 9. -го одноразрядного нормализатора соединен с вторым входом элемента ИЛИ 9, го одноразрядного нормализатора, выход которого соединен с вторым выходом-го одноразрядного нормализатора, выходы блока анализа старшего разряда и(И +1)...
Устройство для контроля делительного блока
Номер патента: 1115056
Опубликовано: 23.09.1984
Авторы: Баранов, Кремез, Лачугин, Роздобара
МПК: G06F 11/10
Метки: блока, делительного
...И первой, второй-и третьей групп соединены соответственно с информационными входами первого, второго и третьего коммутаторов, управляющий вход первого коммутатора соединен с выходом первого дешифратора и входом первого шифратора, выходы первого коммутатора и первого шифратора соединены с группой входов первого слагаемого сумматора, группа входов второго слагаемого которого соединена с выходами третьего шифратора и третьего коммутатора, управляющий вход которого соединен с выходом третьегоешифратора и входом третьего шифратора, выход второго дешифратора соединен с управляющим входом второго коммутатора и входом второго шифратора, выходы которых соединены с второй группой входов узла сравнения. На чертеже изображена функциональ ная...
Преобразователь прямого кода в обратный
Номер патента: 1032448
Опубликовано: 30.07.1983
Авторы: Баранов, Кремез, Лачугин, Роздобара
МПК: H03M 13/23
Метки: кода, обратный, прямого
...соответственно с выходами (И) млад ших разрядов и -разрядного регистра, выход старшего разряда которого соединен с входом установки блока определения старшего разряда, тактовый вход которого соединен с первым выходом распределителя импульсов, первый и второй информационные входы блока определения старшего разряда соединены соответственно с выходами двух старших разрядов блока приведения родов Фибоначчи к минимальной форме, первые информационные входы которого соединены соответственно с выходами элементов И группы, авыходы являются информационными выходами преобразователя, знаковый выход которого соединен с выходом знака блока определения старшего разряда, вь:ход коррекции которого соединен с вторыми информационными входамидвух...
Нормализатор кодов фибоначчи
Номер патента: 1027717
Опубликовано: 07.07.1983
Авторы: Баранов, Кремез, Лачугин, Роздобара
МПК: G06F 7/49
Метки: кодов, нормализатор, фибоначчи
...подключен к шестому входу (2-2)-го блока свертки,седьмые входы блоков свертки образуют вторую информационную шину нормализатора, выходы цифры блоков свертки образуют шину результата нормалнзатора, при этом каждый блок свертки содержит элемент ИЛИ-НЕ, третий входпервого элемента И блока свертки подключен к седьмому входу блока свертки, выход первого. элемента И .подключен к первым входам элемента ИЛИ-НЕ и второго элемента ИЛИ, второй вход первого элемента ИЛИ соединен с пятым входом блока свертки, а выход первого элемента ЗЛИ является выхо-. дом разрешения свертки блока свертки, первый, второй, третий и четвертый входы второго элемента И подключены соответственно к четвертому, третьему,.пятому и шестому входам блока свертки, выход...
Устройство для приведения 1-кодов фибоначчи к нормальной форме
Номер патента: 1008728
Опубликовано: 30.03.1983
Авторы: Баранов, Захарчук, Кремез, Лачугин, Роздобара
МПК: H03M 13/23, H03M 13/53
Метки: 1-кодов, нормальной, приведения, фибоначчи, форме
...блок стробирования содержит (п -1) элементов И, элемент ИЛИ,элемент НЕ и триггер, причем каждый1 -й вход блока соединен с первым входом 1 -го элемента И и с вторым входом ( 1-1)-го элемента И, выходы всехэлементов И соединены с соответствующими входами элемента ЦЛИ, выход которого непосредственно и через элемент НЕсоединен соответственно с единичным инулевым входом триггера, выход элемента НЕ и единичный выход триггера являются соответственно вторым и первымвыходом блока стробирования,На чертеже представлена структурнаясхема устройства для приведения 1-кода Фибсначчи к нормальной форме дляслучая 8.=5.Устройство содержит группу 1 блоковсвертки, блок 2 стробирования и группу 3элементов И.Группа 1 блоков свертки предназначенадля выполнении...
Устройство для приведения i-кодов фибоначчи к минимальной форме
Номер патента: 1005024
Опубликовано: 15.03.1983
Авторы: Баранов, Захарчук, Кремез, Лачугин, Роздобара
МПК: H03M 13/23
Метки: i-кодов, минимальной, приведения, фибоначчи, форме
...и т,д.Рассматриваемый метод минимизации кодов можно пояснить следующимпримером,Формула изобретения В этом примере условие свертки выполняется для третьего разряда (т.е, :3). При этом необходимо произвести обнуление второго и первого разрядов, однако запись единицы в третий разряд производить не нужно. так как после этого выполняется условие свертки для пятого разряда, В этом случае необходимо обнулить четвертый разряд кода, а пятый разряд установить в единичное значение, так как для седьмого разряда условие свертки после этого не выполняется.В устройстве-прототипе для минимизации данного входного кода необ ходимо выполнить две смежные опеРации свертки 01001 Я 1 в010 Д 100- - 101010000).Метод, используемый в данном устройстве,...
Устройство для сопряжения вычислительных машин
Номер патента: 1005018
Опубликовано: 15.03.1983
Авторы: Баранов, Голодняк, Кремез, Роздобара
МПК: G06F 3/04
Метки: вычислительных, машин, сопряжения
...который имеет три поля: поле 56 содержит один разряд, отводимый под код операции (команда записи кодируется единицей), поле 57 - группу из и разрядов (единица в 1 -том разряде этой группы означает, что 1-тая ВМ второго интерфейса является принимающей), и поле 58 - группу разрядов, содержащих информацию о количестве байт, подлежащих передаче.Разряды поля 57 поступают по шине 36 во второй интерфейс в качестве запросов в соответствующие каналы на подготовку к приему данных. Последние подтверждают готовность к приему данных сигналами по шине 69, которые гасят 1 соответствующие единичные разряды поля 57, .После того, как все принимающие ВМ подтвердили готовность к приему данных, значения всех разрядов в поле 57 нулевые, на выходе 41...
Устройство для умножения
Номер патента: 997031
Опубликовано: 15.02.1983
Авторы: Баранов, Захарчук, Кремез, Лачугин, Роздобара
МПК: G06F 7/49
Метки: умножения
...блокиконтроля 8 и 9, В блоках контроля8 и 9 происходит контроль кодов множимого и множителя на нормальность,т,е, отсутствие единиц в двух соседних разрядах кода. Если это условиене выполняется, блоки контроля выдают сигнал ошйбки на выход 16 устройства.Если коды множимого и множителя,удовлетворяют условию нормальности,начинается процесс умножения. Двамладших разряда множителя йоотупаютв .блок 6 таблицы умножения. Возможны три значения пары млаФайх разрядов множителя:00 - множимое не поступает насумматор 7; 01 - множимое поступаетв сумматор 7 через группы элементовИ 3-5 без сдвига; 10 -множимое по"ступает в сумматор 7 через группыэлементов И 3-5 со сдвигом на 1 разряд влево,В сумматоре 7 происходит сложениепоступившего кода множимого...
Сумматор кодов фибоначчи
Номер патента: 981993
Опубликовано: 15.12.1982
Авторы: Баранов, Захарчук, Кремез, Лачугин, Роздобара
МПК: G06F 7/49
Метки: кодов, сумматор, фибоначчи
...одновременного появления переносов из (С)-го и (Е)-го разрядов в В, -й.На основе данной логики строится сумматор Фибоначчи.На фиг. 1 приведена структурная схема сумматора кодов Фибоначчй; на фиг. 2 - Функциональная схема одноразрядного сумматора.Сумматор кодов фибоначчи содержит трехвходовой одноразрядный двоичный сумматор 1, и и+1) - число разрядов суммируемых кодов) одноразрядных двоичных сумматоров 2,фэлемент ИЛИ 3 на (и+1) входов 4. трехвходовой одноразрядный двоичный сумматор 1 предназначен для суммирования цифр нулевого разряда кодов Фибоначчи и переноса, который может возникнутьиз третьего разряда Фибоначчиевого кода с весом ф 2" при суммировании. Выход переноса трехвходового одноразрядного двоичного сумматора служйт для...
Устройство для нормализации кодов фибоначчи
Номер патента: 951291
Опубликовано: 15.08.1982
Авторы: Баранов, Захарчук, Кремез, Лачугин, Роздобара
МПК: H03M 13/23
Метки: кодов, нормализации, фибоначчи
...входом первого элемента ИЛИ, крометого выход первого элемента запрета соединенс втооым выходом блока свертки, а его второйинформационный вход соединен с выходом дешифратора, вход которого соединен с пятымвходом блока свертки, второй вход второгоэлемента И соединен с четвертым входом блокасвертки, а выход подключен к второму входувторого элемента ИЛИ, выход которого соеди- .нен с первым выходом блока свертки.На чертеже приведена функциональная схема устройства,Устройство содержит блок свертки 1, сдви.говый регистр 2, контрольный выход 3, элементы И 4 - 6, триггеры 7 и 8, элемент задержки 9, счетчик 10, разрядные выходы счетчика11, шину переполнения счетчика 12, генераторимпульсов 13, выход 14 генератора импульсов,элементы И 15 и 16,...
Устройство для суммирования фибоначчиево-десятичных кодов
Номер патента: 945862
Опубликовано: 23.07.1982
Авторы: Баженов, Кремез, Москаленко, Роздобара, Фомин
МПК: G06F 7/49
Метки: кодов, суммирования, фибоначчиево-десятичных
...к выходам элементов И второй тетрады, а выходы элементов ИЛИтетрады подключены к вторым входамсоответствующих одноразрядных сумматоров, а также тем, что преобразователь 10 прямого кода в обратный состоит издвух элементов И, причем первый и второйвходы первого элемента И подключены кпервому и второму входам преобразователя соответственно, а выход первого эле 1 з мента И подключен к первому выходупребразователя, первый и второй входывторого элемента И подключены к третьему и четвертому входам преобразователя соответственно, а выход второго эле мента И подключен к второму выходупреобразователя прямого кода в обратный.Реализация операции вычитания фнбоначчиево-десятичных кодов обеспечивает- а ся путем преобразования вычитаемого( Ьд, Ь ,...
Преобразователь двоичного кода в позиционный код со смешанным основанием
Номер патента: 945860
Опубликовано: 23.07.1982
Авторы: Баженов, Кремез, Москаленко, Роздобара, Фомин
МПК: G06F 5/02
Метки: двоичного, код, кода, основанием, позиционный, смешанным
...го ( = 1) разряда. Согласно алгорит" регистра 40 и группы элементов И 41. му обРазования весов в ФибоначчиевойСхема 9 сравнения, предназначен" системе счисЛения, вес (1 = 1) раз" ная для сравнения фибонацчиевого эк- ряда ( = 1; " ц; . Этим же сигналом вивалента и остатка, состоит из эле- .производится обнуление регистра 36, ментов И 42-44, двух элементов НЕ 45на который через группу элементов И 27 .и 46, двух триггеров 47 и 48, элемен" заносится код Фибоначчиевого веса та ИЛИ 49 и элемента И 50. о :,После этого через элемент ИЛИ 32Преобразователь работает следую- происходит обнуление вычитателя 37 и щим образом, на него через группу элементов И 25Предварительно на вычитатель 6 на- заносится Фибоначчиевый вес о. пос"1 у :капливающего...
Устройство для сложения п-разрядных десятичных чисел
Номер патента: 900282
Опубликовано: 23.01.1982
Авторы: Баженов, Кремез, Роздобара
МПК: G06F 7/49
Метки: десятичных, п-разрядных, сложения, чисел
...работает следующим образом.Одновременно на входы декады устройства поступают суммируемые десятичные цифры А и В в нормальной Форме системы Фибоначчи и перенос из младшей декады Р, Формируются переносы и первая промежуточная циФра, затем осуществляется подсуммирование переносов и блокирование переноса из младшего разряда декады в случае четырех единиц на входе блока логических элементов, образование второй промежуточной цифры и новых переносов и так до тех пор, пока не прекратится образование переносов и на выходах сумматоров 1"4 не образуется код суммы, В дальнейшем этот код переписывается на нормализатор, где с помощью операции свертки про" исходит нормализация кода результата.а) А 4,В 4, Р 1 1 2 34+4+1 щ 91 О 1 О А 1 О 1 О В 5...
Запоминающее устройство
Номер патента: 875461
Опубликовано: 23.10.1981
Авторы: Баженов, Кремез, Роздобара
МПК: G11C 19/00
Метки: запоминающее
...1 триггер 7, находящийся в нулевом состоянии, переводится в единичное состояние, элемент И 8 открывается и устройство переводится в режим 2 Онормализации, в котором осуществляется приведение двоичного фибоначчиевого кода к нормальной форме, при которой в двух соседних разрядах кодане могут быть сразу две единицы.Принцип работгг преобразователя 4 кодов состоит в последовательном просмотре двоичного кода, начиная состарших разрядов. При .наличии единиц в двух соседних разрядах производится операция свертки, вид которойследующий01011 . - ненормализованный код01011- 01011 в ф 011-1000010600 - ненормализованный код,Если единица находится в крайнем младшем разряде, то по свойству нормальных кодов эта единица заносится в...
Устройство для сложения п-разрядныхдесятичных чисел
Номер патента: 824203
Опубликовано: 23.04.1981
Авторы: Баженов, Кремез, Роздобара
МПК: G06F 7/49
Метки: п-разрядныхдесятичных, сложения, чисел
...с помощью нормальнойформы в одной декаде 9, поэтому перенос из одной декады в другую соответствует десятичному переносу между раэрядами, т.е. исключается коррекциярезультатов сложения в декадах. При-.менение Фибоначиевой системы счисления изменяет правила сложения кодовв разрядах декад. Сложение разрядовс весом 1 осуществляется по правилу0 + 0 = 00 + 1 = 11 + 1е 5 10 15 20 ственно переносы в разряды с весами 1 и 5 и 10 (в следующую декад).На чертеже приведена функциональная схема одной декады устройства, состоящая иэ четырех трехвходовых одноразрядных двоичных сумматоров 1-4 и элемента ИЛИ 5.Одноразрядные сумматоры 1-4 представляют собой обычные в классической двоичной арифметике сумматоры, которые соответствуют разрядам с весами 1, 2,...