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Layout versus Schematic (LVS) ist ein Schritt bei der Layoutverifikation von integrierten Schaltkreisen. Er dient dazu, die Übereinstimmung des erzeugten Layouts mit der ursprünglichen Schaltung (schematic) sicherzustellen. Dabei erfolgt ein Netzlistenvergleich, bei dem die zum Layoutentwurf benutzte originale Netzliste mit einer ausschließlich aus dem Schaltungslayout extrahierten Netzliste verglichen wird. Die Extraktion der Netzliste aus dem Layout erfolgt unter Nutzung eines Extraktionsfiles. Darin sind elementare Layoutstrukturen definiert, die beispielsweise Transistoren und Vias (vertical interconnect access, elektrische Verbindung zwischen zwei Leiterbahnebenen) abbilden, da deren Erkennung zur Netzlistengenerierung notwendig ist. Damit lassen sich die geometrischen Strukturen des Layouts daraufhin untersuchen, welche funktionalen Einheiten (Bauelemente und Verbindungsstrukturen) sie realisieren. Diese Informationen erlauben das Erzeugen einer Netzliste ausschließlich aus dem Schaltungslayout. (de) The Layout Versus Schematic (LVS) is the class of electronic design automation (EDA) verification software that determines whether a particular integrated circuit layout corresponds to the original schematic or circuit diagram of the design. (en) Le LVS (Layout Versus Schematic) est un logiciel de vérification de schéma, permettant de comparer le layout d'un circuit par rapport au schéma d'origine et de vérifier s'ils sont comparables, et fait le retour des différences entre eux. (fr) Layout versus schematic (LVS) は、集積回路の設計に使用されるCADツール (プログラム)のひとつ。集積回路を製造するために作成したフォトマスクパターンが、設計した回路図と一致しているかを検証するために使用する。マスクパターンからMOSFETなどの機能素子を抽出することにより回路図を推定し、本来の回路図データと比較する。設計の元となった回路網データと、設計後から抽出した回路網データと比較することにより、意図した設計がされたかの判断を行う。 (ja) Leiaute Versus Esquemático (LVS), do inglês Layout Versus Schematic, é uma categoria de ferramentas de EDA voltada a verificação de circuitos integrados. Como o próprio nome diz, o LVS, é uma verificação que compara o esquemático extraído de um leiaute com o esquemático original. Usualmente esse esquemático inicial se encontra nos formatos SPICE e Verilog. Após a extração do Leiaute para um formato descritivo de esquemático e.g., SPICE, utiliza-se de técnicas de verificação formal para checar a equivalência entre os circuitos. Vale lembrar que isso requer a simplificação dos circuitos provenientes do leiaute, já que no leiaute pode haver caminhos redundantes, etc. (pt) 電路佈局驗證（英語：Layout versus schematic，LVS）是一種電子設計自動化（英語：electronic design automation，EDA）工具，其功能為驗證特定積體電路與其原始電路設計之間的差異有無異常。設計規範驗證（英語：design rule check，DRC）可修正並檢驗佈局（layout）是否符合設計規範，但DRC無法保證在佈局完全符合設計規範的情況下，線路依舊維持設計者的預期，而LVS則是這個階段的最適合的解決方案。 (zh) |
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The Layout Versus Schematic (LVS) is the class of electronic design automation (EDA) verification software that determines whether a particular integrated circuit layout corresponds to the original schematic or circuit diagram of the design. (en) Le LVS (Layout Versus Schematic) est un logiciel de vérification de schéma, permettant de comparer le layout d'un circuit par rapport au schéma d'origine et de vérifier s'ils sont comparables, et fait le retour des différences entre eux. (fr) Layout versus schematic (LVS) は、集積回路の設計に使用されるCADツール (プログラム)のひとつ。集積回路を製造するために作成したフォトマスクパターンが、設計した回路図と一致しているかを検証するために使用する。マスクパターンからMOSFETなどの機能素子を抽出することにより回路図を推定し、本来の回路図データと比較する。設計の元となった回路網データと、設計後から抽出した回路網データと比較することにより、意図した設計がされたかの判断を行う。 (ja) 電路佈局驗證（英語：Layout versus schematic，LVS）是一種電子設計自動化（英語：electronic design automation，EDA）工具，其功能為驗證特定積體電路與其原始電路設計之間的差異有無異常。設計規範驗證（英語：design rule check，DRC）可修正並檢驗佈局（layout）是否符合設計規範，但DRC無法保證在佈局完全符合設計規範的情況下，線路依舊維持設計者的預期，而LVS則是這個階段的最適合的解決方案。 (zh) Layout versus Schematic (LVS) ist ein Schritt bei der Layoutverifikation von integrierten Schaltkreisen. Er dient dazu, die Übereinstimmung des erzeugten Layouts mit der ursprünglichen Schaltung (schematic) sicherzustellen. Dabei erfolgt ein Netzlistenvergleich, bei dem die zum Layoutentwurf benutzte originale Netzliste mit einer ausschließlich aus dem Schaltungslayout extrahierten Netzliste verglichen wird. (de) Leiaute Versus Esquemático (LVS), do inglês Layout Versus Schematic, é uma categoria de ferramentas de EDA voltada a verificação de circuitos integrados. Como o próprio nome diz, o LVS, é uma verificação que compara o esquemático extraído de um leiaute com o esquemático original. Usualmente esse esquemático inicial se encontra nos formatos SPICE e Verilog. (pt) |
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