| dbo:abstract |
Formal equivalence checking process is a part of electronic design automation (EDA), commonly used during the development of digital integrated circuits, to formally prove that two representations of a circuit design exhibit exactly the same behavior. (en) 形式等価判定（けいしきとうかはんてい、Formal Equivalence Checking）は EDAの一部であり、デジタル集積回路の開発過程において、ある回路設計についての2つの表現が同じ振る舞いを表していることを形式的に証明するために用いられる手法。 (ja) 形式等效性检查（英語：formal equivalence checking）是电子设计自动化的一个步骤，通常是在集成电路设计中，通过一些数学方法（如二元决策图、布尔可满足性问题），来对不同电路之间进行形式验证，比较它们在行为上是否等效。 (zh) Формальна перевірка еквівалентності є частиною проектування електронних систем (англ. Electronic design automation,EDA), що широко використовується при розробці цифрових інтегральних схем, щоб формально довести, що два представлення схеми пристрою демонструють однакову поведінку. (uk) |
| dbo:wikiPageExternalLink |
http://cadp.inria.fr https://www.onespin.com/products/360-ec-fpga/ https://apps.dtic.mil/sti/pdfs/ADA470446.pdf http://www.eetimes.com/document.asp%3Fdoc_id=1271433 |
| dbo:wikiPageID |
1046024 (xsd:integer) |
| dbo:wikiPageLength |
8360 (xsd:nonNegativeInteger) |
| dbo:wikiPageRevisionID |
1091159263 (xsd:integer) |
| dbo:wikiPageWikiLink |
dbr:Cadence_Design_Systems dbr:Propositional_formula dbr:Electronic_design_automation dbr:Tape-out dbr:VHDL dbr:Verilog dbr:Integrated_circuit dbr:Mentor_Graphics dbr:Netlist dbr:Circuit_design dbr:SystemC dbr:Functional_verification dbr:Logic_simulation dbr:Logic_synthesis dbr:Formal_verification dbr:Formal_methods dbr:Engineering_Change_Order dbr:Digital_circuit dbr:Synchronous_circuit dbr:Logical_equivalence dbr:Hardware_description_language dbc:Formal_methods dbr:Binary_decision_diagram dbr:Synopsys dbc:Electronic_circuit_verification dbr:Boolean_satisfiability_problem dbr:Instruction_set dbr:Microprocessor dbr:Level_of_abstraction dbr:Physical_layout dbr:Register_transfer_level dbr:Design_For_Test dbr:Clock_cycle dbr:Exponent dbr:ATEC_Technologies,_Inc. dbr:Drive_strength_and/or_area dbr:OneSpin_Solutions |
| dbp:wikiPageUsesTemplate |
dbt:ISBN dbt:Short_description dbt:Use_American_English dbt:Digital_systems |
| dct:subject |
dbc:Formal_methods dbc:Electronic_circuit_verification |
| gold:hypernym |
dbr:Part |
| rdf:type |
yago:Ability105616246 yago:Abstraction100002137 yago:Cognition100023271 yago:Know-how105616786 yago:Method105660268 yago:PsychologicalFeature100023100 yago:WikicatFormalMethods |
| rdfs:comment |
Formal equivalence checking process is a part of electronic design automation (EDA), commonly used during the development of digital integrated circuits, to formally prove that two representations of a circuit design exhibit exactly the same behavior. (en) 形式等価判定（けいしきとうかはんてい、Formal Equivalence Checking）は EDAの一部であり、デジタル集積回路の開発過程において、ある回路設計についての2つの表現が同じ振る舞いを表していることを形式的に証明するために用いられる手法。 (ja) 形式等效性检查（英語：formal equivalence checking）是电子设计自动化的一个步骤，通常是在集成电路设计中，通过一些数学方法（如二元决策图、布尔可满足性问题），来对不同电路之间进行形式验证，比较它们在行为上是否等效。 (zh) Формальна перевірка еквівалентності є частиною проектування електронних систем (англ. Electronic design automation,EDA), що широко використовується при розробці цифрових інтегральних схем, щоб формально довести, що два представлення схеми пристрою демонструють однакову поведінку. (uk) |
| rdfs:label |
Formal equivalence checking (en) 形式等価判定 (ja) 形式等效性检查 (zh) Формальна перевірка еквівалентності (uk) |
| owl:sameAs |
freebase:Formal equivalence checking yago-res:Formal equivalence checking wikidata:Formal equivalence checking dbpedia-ja:Formal equivalence checking dbpedia-uk:Formal equivalence checking dbpedia-zh:Formal equivalence checking https://global.dbpedia.org/id/4jKbL |
| prov:wasDerivedFrom |
wikipedia-en:Formal_equivalence_checking?oldid=1091159263&ns=0 |
| foaf:isPrimaryTopicOf |
wikipedia-en:Formal_equivalence_checking |
| is dbo:wikiPageRedirects of |
dbr:Equivalence_checking dbr:Logic_Equivalence_Checking dbr:Logic_equivalence_check |
| is dbo:wikiPageWikiLink of |
dbr:Electronic_design_automation dbr:Engineering_change_order dbr:Design_closure dbr:Integrated_circuit_design dbr:And-inverter_graph dbr:Functional_equivalence dbr:Phil_Kaufman_Award dbr:Layout_Versus_Schematic dbr:Formal_verification dbr:Boolean_satisfiability_problem dbr:Circuit_extraction dbr:Lec dbr:TAPAs_model_checker dbr:True_quantified_Boolean_formula dbr:Equivalence_checking dbr:Logic_Equivalence_Checking dbr:Logic_equivalence_check |
| is foaf:primaryTopic of |
wikipedia-en:Formal_equivalence_checking |