Logic synthesis (original) (raw)
التصميم المنطقي (Logic Design) أو التصميم الرقمي (Digital Design) هو علم متخصص بالدوائر الإلكترونية الرقمية، التي تُستخدم في تصميم نظم كالحواسيب الرقمية (digital computers) والآلات الحاسبة الإلكترونيـة (electronic calculators) ومعدات الاتصال الرقمية وتطبيقات أخرى عديدة تتطلب معدات رقمية إلكترونية.
| Property | Value |
|---|---|
| dbo:abstract | التصميم المنطقي (Logic Design) أو التصميم الرقمي (Digital Design) هو علم متخصص بالدوائر الإلكترونية الرقمية، التي تُستخدم في تصميم نظم كالحواسيب الرقمية (digital computers) والآلات الحاسبة الإلكترونيـة (electronic calculators) ومعدات الاتصال الرقمية وتطبيقات أخرى عديدة تتطلب معدات رقمية إلكترونية. (ar) Die Logiksynthese ist ein Bereich der technischen Informatik und Elektrotechnik/Nachrichtentechnik, der sich mit dem Entwurf von elektronischen Schaltungen beschäftigt, die eine boolesche Funktion realisieren. Basis ist die boolesche Algebra. Ziel ist es, aus den vielen Möglichkeiten zur Realisierung einer Booleschen Funktion die kostengünstigste zu finden. Für die Realisierung von Booleschen Funktionen durch ein PLA bedeutet kostengünstig, eine Boolesche Funktion mit möglichst wenig Zeilen (entsprechend den Monomen des Booleschen Ausdrucks) sowie insgesamt möglichst wenig Transistoren pro Zeile (entsprechend den Literalen des Booleschen Ausdrucks) zu finden. Dies wird mit dem Verfahren nach Quine und McCluskey oder der veralteten Methode des Karnaugh-Veitch-Diagramms erreicht. Für FPGAs ist die Aufgabenstellung komplexer, da dieselbe Funktion aus verschiedenen Grundelementen des FPGA realisiert werden kann. Beispielsweise kann ein 4-Bit-Schieberegister aus: * 4 Flipflops oder * einem SRL16-Makro (16 bit Schieberegister) oder * einem SRAM-Block realisiert werden. Fasst man die Funktion des Schieberegisters allgemeiner und benutzt dieses zur Parallel-Seriell-Wandlung sind weitere Realisierungsmöglichkeiten möglich: * Multiplexer mit 2-Bit-Zähler * Multiplizierer-Block Für eine optimale Lösung sind hierbei die logischen Gleichungen um Randbedingungen (engl. constraints) zu ergänzen.Bei der Entwicklung von digitalen integrierten Schaltkreisen, wie zum Beispiel Mikroprozessoren, ist die Logiksynthese einer von mehreren Entwurfsschritten. (de) Στη λογική σχεδίαση επιχειρείται είτε με τους κανόνες της άλγεβρας Boole είτε με τα (Karnaugh map) να μετασχηματιστεί ένα κύκλωμα του οποίου έχουμε δημιουργήσει τον πίνακα αληθείας σε ένα είτε πιο απλό είτε διαφορετικής υλοποίησης (με διαφορετικές λογικές πύλες). Σκοπός της λογικής σχεδίασης είναι η αξιοποίηση της άλγεβρας Μπουλ για την περιγραφή της λειτουργίας ενός ηλεκτρονικού συνήθως κυκλώματος. Η λογική σχεδίαση δε μελετά φυσικό κύκλωμα, αλλά λογικό, δηλαδή μια αφηρημένη αντίληψη του φυσικού στην οποία έχουν επισημανθεί τα χαρακτηριστικά που χρειάζονται για την εφαρμογή της άλγεβρας Μπουλ. Κάθε στοιχείο στο φυσικό κύκλωμα έχει ακριβώς δύο επιτρεπτές καταστάσεις, οι οποίες συμβολίζονται με 0 και 1. Ένα λογικό κύκλωμα αποτελείται από (λογικές) πύλες και . Οι λογικές πύλες αντιστοιχούν στα φυσικά εξαρτήματα, ενώ οι μεταβλητές στους φορείς των καταστάσεων που συνδέουν τα εξαρτήματα. Το φυσικό εξάρτημα στο οποίο αντιστοιχεί η πύλη λειτουργεί αντίστοιχα με τη λογική πύλη, δηλαδή για τις αντίστοιχες τιμές των μεταβλητών που εισάγονται εξάγονται οι αντίστοιχες τιμές που προβλέπει η λογική πύλη. Ουσιαστικά όλο το κύκλωμα είναι μια λογική συνάρτηση, όπου λαμβάνει ως είσοδο (ανεξάρτητη μεταβλητή) μια σειρά από ερεθίσματα (ακολουθία από 0 και 1) και παράγει ως έξοδο (εξαρτημένη μεταβλητή) μια άλλη σειρά από ερεθίσματα. Σημαντική διαφορά με άλλες συναρτήσεις είναι ότι μερικά κυκλώματα θυμούνται προηγούμενες τιμές, ώστε η εξαρτημένη μεταβλητή να μην εξαρτάται αποκλειστικά από την είσοδο που δέχεται εκείνη τη στιγμή το κύκλωμα. Η είσοδος εξαρτάται από διάφορους μηχανισμούς, ενώ η έξοδος κινητοποιεί διάφορους άλλους μηχανισμούς. Ο σκοπός του κυκλώματος είναι με κατάλληλη επεξεργασία της εισόδου να αποφασίσει πώς πρέπει να αντιδράσει η κατασκευή, η μηχανή ή ότι άλλο ελέγχει το κύκλωμα. Για παράδειγμα σε ένα εργοστάσιο ένα λογικό κύκλωμα μπορεί να αποφασίζει ανάλογα με τα αποθέματα την ταχύτητα της παραγωγής. Έτσι, λειτουργεί ο μικροεπεξεργαστής στους υπολογιστές, όπως και τα υπόλοιπα ολοκληρωμένα κυκλώματα. Τα λογικά κυκλώματα υλοποιούνται συνήθως με κρυσταλλοτριόδους. Εναλλακτικά μπορεί να χρησιμοποιηθεί ηλεκτρονόμος ή οποιοδήποτε άλλο είδος αυτόματου διακόπτη. (el) In computer engineering, logic synthesis is a process by which an abstract specification of desired circuit behavior, typically at register transfer level (RTL), is turned into a design implementation in terms of logic gates, typically by a computer program called a synthesis tool. Common examples of this process include synthesis of designs specified in hardware description languages, including VHDL and Verilog. Some synthesis tools generate bitstreams for programmable logic devices such as PALs or FPGAs, while others target the creation of ASICs. Logic synthesis is one aspect of electronic design automation. (en) En électronique, la synthèse logique (anglais : RTL synthesis) est la traduction d'une forme abstraite de description du comportement d'un circuit (voir Register Transfer Level) en sa réalisation concrète sous forme de portes logiques. Le point de départ peut être un langage de description de matériel comme VHDL ou Verilog, un schéma logique du circuit. D'autres sources sont venues s'additionner depuis les années 2010, comme l'utilisation de la programmation en OpenCL. Le point d'arrivée peut être un code objet pour un CPLD ou FPGA ou la création d'un ASIC. (fr) 論理合成（ろんりごうせい、英: logic synthesis）は、抽象的な回路の動作に関する記述（レジスタ転送レベルなど）から論理回路の実装設計を行う工程である。一般にVHDLやVerilogなどのハードウェア記述言語が使われる。ツールによっては、PAL や FPGA といったプログラマブルロジックデバイス向けの を生成する。また、ASIC向けの生成を行うツールもある。論理合成はEDAの一部である。 (ja) A síntese lógica é uma das etapas na produção de um IPcore. A partir de um algoritmo escrito em uma HDL (linguagem de descrição de hardware), o objetivo dessa atividade é refinar o código implementado, através da transformação de um código RTL (register transfer level) para o nível de portas lógicas. Essa atividade pode ser realizada manualmente ou usando ferramentas de síntese. As etapas são: refinamento do código RTL para o nível de Netlist e execução de verificação para eliminar os erros da sintetização. O artefato de entrada é o componente em RTL. O artefato de saída é a componente de Netlist. (pt) В електроніці, синтез логіки — процес за допомогою якого абстрактний опис бажаної поведінки електронної схеми, як правило на рівні передачі регістрів (англ. Register-transfer level, RTL), перетворюється на конструкторську реалізацію в термінах логічних вентилів, як правило за допомогою комп'ютерної програми, що відноситься до класу засобів синтезування (англ. synthesis tool). Типовим прикладом цієї процедури є синтез проєктів, описаних мовами опису апаратури (англ. hardware description language), до яких відносяться VHDL та Verilog. Деякі засоби синтезування генерують бітові потоки для ПЛІС компонентів таких як PAL або FPGA, в той час як інші мають на меті створювати ASIC компоненти. Синтез логіки є одним із аспектів автоматизації проєктування електронних систем. (uk) 在集成电路设计中，邏輯合成（英語：logic synthesis）是所设计数字电路的高抽象级描述，经过布尔函数化简、优化后，转换到的逻辑门级别的电路连线网表的过程。 (zh) Логический синтез в электронике — процесс получения списка соединений логических вентилей из абстрактной модели поведения логической схемы (например, на уровне регистровых передач). Наиболее распространенный пример этого процесса — синтез спецификаций, написанных на языках описания аппаратуры. Синтез выполняют программы-синтезаторы, способные оптимизировать проект согласно различным особенностям устройства, таким как временные ограничения, площадь и используемые компоненты. Такие программы обычно специализируются на генерации битовых потоков для программируемой логики или создании интегральных схем специального назначения. Логический синтез является составной частью автоматизации проектирования электронных приборов. (ru) |
| dbo:thumbnail | wiki-commons:Special:FilePath/Baops.gif?width=300 |
| dbo:wikiPageExternalLink | http://ticsp.cs.tut.fi/images/a/a5/Stari-radovi-report.pdf https://web.archive.org/web/20170809064702/http:/ticsp.cs.tut.fi/images/a/a5/Stari-radovi-report.pdf https://web.archive.org/web/20210328181709/http:/web.cecs.pdx.edu/~mperkows/=PUBLICATIONS/PER/G1995/survey.pdf http://web.cecs.pdx.edu/~mperkows/=PUBLICATIONS/PER/G1995/survey.pdf |
| dbo:wikiPageID | 1082894 (xsd:integer) |
| dbo:wikiPageLength | 11110 (xsd:nonNegativeInteger) |
| dbo:wikiPageRevisionID | 1118365113 (xsd:integer) |
| dbo:wikiPageWikiLink | dbr:Propositional_formula dbr:Quine–McCluskey_algorithm dbr:Electronic_circuit dbr:Electronic_design_automation dbr:Hardware_Description_Language dbr:Bell_Labs dbr:Boolean_algebra_(logic) dbr:Boolean_differential_calculus dbc:Electronic_design_automation dbr:Arithmetic_operations dbr:University_of_California,_Berkeley dbr:University_of_California,_Los_Angeles dbr:VHDL dbr:Verilog dbr:Silicon_compiler dbr:Circuit_design dbr:Electric_power dbr:George_Boole dbr:Control_flow dbr:Very-large-scale_integration dbr:Programmable_array_logic dbr:Logic_gates dbr:Computer_engineering dbr:Computer_program dbr:Functional_design dbr:Functional_verification dbr:Programmable_logic_array dbr:Programmable_logic_device dbr:Truth_table dbc:Digital_electronics dbr:Espresso_heuristic_logic_minimizer dbr:ASIC dbr:High-level_synthesis dbc:Computer_engineering dbc:Electronic_design dbc:Electronic_engineering dbr:Karnaugh_map dbr:Binary_decision_diagram dbr:Bitstream dbr:Boolean_algebra dbr:Boolean_network dbc:Logic_design dbr:Field-programmable_gate_array dbr:IBM dbr:Logic_minimization dbr:University_of_Colorado,_Boulder dbr:Finite-state_machine dbr:Two-level_minimization dbr:Circuit_(electronics) dbr:Claude_Elwood_Shannon dbr:Discrete_logic dbr:RTL_description dbr:Register_transfer_level dbr:Springer_Science_&_Business_Media dbr:File:Baops.gif |
| dbp:cs1Dates | y (en) |
| dbp:date | March 2021 (en) May 2017 (en) |
| dbp:reason | This correctly describes the situation around 1995. We need to expand this to include the changes of the past twenty years, however. (en) |
| dbp:wikiPageUsesTemplate | dbt:Cite_book dbt:Cite_journal dbt:Cite_web dbt:Commonscatinline dbt:ISBN dbt:Main dbt:More_citations_needed dbt:Reflist dbt:See_also dbt:Update_inline dbt:Use_dmy_dates dbt:Digital_systems |
| dcterms:subject | dbc:Electronic_design_automation dbc:Digital_electronics dbc:Computer_engineering dbc:Electronic_design dbc:Electronic_engineering dbc:Logic_design |
| gold:hypernym | dbr:Process |
| rdf:type | owl:Thing dbo:Election |
| rdfs:comment | التصميم المنطقي (Logic Design) أو التصميم الرقمي (Digital Design) هو علم متخصص بالدوائر الإلكترونية الرقمية، التي تُستخدم في تصميم نظم كالحواسيب الرقمية (digital computers) والآلات الحاسبة الإلكترونيـة (electronic calculators) ومعدات الاتصال الرقمية وتطبيقات أخرى عديدة تتطلب معدات رقمية إلكترونية. (ar) In computer engineering, logic synthesis is a process by which an abstract specification of desired circuit behavior, typically at register transfer level (RTL), is turned into a design implementation in terms of logic gates, typically by a computer program called a synthesis tool. Common examples of this process include synthesis of designs specified in hardware description languages, including VHDL and Verilog. Some synthesis tools generate bitstreams for programmable logic devices such as PALs or FPGAs, while others target the creation of ASICs. Logic synthesis is one aspect of electronic design automation. (en) En électronique, la synthèse logique (anglais : RTL synthesis) est la traduction d'une forme abstraite de description du comportement d'un circuit (voir Register Transfer Level) en sa réalisation concrète sous forme de portes logiques. Le point de départ peut être un langage de description de matériel comme VHDL ou Verilog, un schéma logique du circuit. D'autres sources sont venues s'additionner depuis les années 2010, comme l'utilisation de la programmation en OpenCL. Le point d'arrivée peut être un code objet pour un CPLD ou FPGA ou la création d'un ASIC. (fr) 論理合成（ろんりごうせい、英: logic synthesis）は、抽象的な回路の動作に関する記述（レジスタ転送レベルなど）から論理回路の実装設計を行う工程である。一般にVHDLやVerilogなどのハードウェア記述言語が使われる。ツールによっては、PAL や FPGA といったプログラマブルロジックデバイス向けの を生成する。また、ASIC向けの生成を行うツールもある。論理合成はEDAの一部である。 (ja) A síntese lógica é uma das etapas na produção de um IPcore. A partir de um algoritmo escrito em uma HDL (linguagem de descrição de hardware), o objetivo dessa atividade é refinar o código implementado, através da transformação de um código RTL (register transfer level) para o nível de portas lógicas. Essa atividade pode ser realizada manualmente ou usando ferramentas de síntese. As etapas são: refinamento do código RTL para o nível de Netlist e execução de verificação para eliminar os erros da sintetização. O artefato de entrada é o componente em RTL. O artefato de saída é a componente de Netlist. (pt) В електроніці, синтез логіки — процес за допомогою якого абстрактний опис бажаної поведінки електронної схеми, як правило на рівні передачі регістрів (англ. Register-transfer level, RTL), перетворюється на конструкторську реалізацію в термінах логічних вентилів, як правило за допомогою комп'ютерної програми, що відноситься до класу засобів синтезування (англ. synthesis tool). Типовим прикладом цієї процедури є синтез проєктів, описаних мовами опису апаратури (англ. hardware description language), до яких відносяться VHDL та Verilog. Деякі засоби синтезування генерують бітові потоки для ПЛІС компонентів таких як PAL або FPGA, в той час як інші мають на меті створювати ASIC компоненти. Синтез логіки є одним із аспектів автоматизації проєктування електронних систем. (uk) 在集成电路设计中，邏輯合成（英語：logic synthesis）是所设计数字电路的高抽象级描述，经过布尔函数化简、优化后，转换到的逻辑门级别的电路连线网表的过程。 (zh) Логический синтез в электронике — процесс получения списка соединений логических вентилей из абстрактной модели поведения логической схемы (например, на уровне регистровых передач). Наиболее распространенный пример этого процесса — синтез спецификаций, написанных на языках описания аппаратуры. Синтез выполняют программы-синтезаторы, способные оптимизировать проект согласно различным особенностям устройства, таким как временные ограничения, площадь и используемые компоненты. Такие программы обычно специализируются на генерации битовых потоков для программируемой логики или создании интегральных схем специального назначения. Логический синтез является составной частью автоматизации проектирования электронных приборов. (ru) Στη λογική σχεδίαση επιχειρείται είτε με τους κανόνες της άλγεβρας Boole είτε με τα (Karnaugh map) να μετασχηματιστεί ένα κύκλωμα του οποίου έχουμε δημιουργήσει τον πίνακα αληθείας σε ένα είτε πιο απλό είτε διαφορετικής υλοποίησης (με διαφορετικές λογικές πύλες). Σκοπός της λογικής σχεδίασης είναι η αξιοποίηση της άλγεβρας Μπουλ για την περιγραφή της λειτουργίας ενός ηλεκτρονικού συνήθως κυκλώματος. Κάθε στοιχείο στο φυσικό κύκλωμα έχει ακριβώς δύο επιτρεπτές καταστάσεις, οι οποίες συμβολίζονται με 0 και 1. (el) Die Logiksynthese ist ein Bereich der technischen Informatik und Elektrotechnik/Nachrichtentechnik, der sich mit dem Entwurf von elektronischen Schaltungen beschäftigt, die eine boolesche Funktion realisieren. Basis ist die boolesche Algebra. Ziel ist es, aus den vielen Möglichkeiten zur Realisierung einer Booleschen Funktion die kostengünstigste zu finden. Für die Realisierung von Booleschen Funktionen durch ein PLA bedeutet kostengünstig, eine Boolesche Funktion mit möglichst wenig Zeilen (entsprechend den Monomen des Booleschen Ausdrucks) sowie insgesamt möglichst wenig Transistoren pro Zeile (entsprechend den Literalen des Booleschen Ausdrucks) zu finden. Dies wird mit dem Verfahren nach Quine und McCluskey oder der veralteten Methode des Karnaugh-Veitch-Diagramms erreicht. (de) |
| rdfs:label | Logic synthesis (en) تصميم منطقي (ar) Logiksynthese (de) Λογική Σχεδίαση (el) Synthèse logique (fr) 論理合成 (ja) Логический синтез (ru) Síntese lógica (pt) 逻辑综合 (zh) Синтез логіки (uk) |
| rdfs:seeAlso | dbr:Logic_optimization |
| owl:sameAs | freebase:Logic synthesis wikidata:Logic synthesis dbpedia-ar:Logic synthesis http://bn.dbpedia.org/resource/লজিক_ডিজাইন dbpedia-de:Logic synthesis dbpedia-el:Logic synthesis dbpedia-fa:Logic synthesis dbpedia-fi:Logic synthesis dbpedia-fr:Logic synthesis dbpedia-ja:Logic synthesis dbpedia-pt:Logic synthesis dbpedia-ru:Logic synthesis dbpedia-sr:Logic synthesis dbpedia-uk:Logic synthesis dbpedia-zh:Logic synthesis https://global.dbpedia.org/id/gsP4 |
| prov:wasDerivedFrom | wikipedia-en:Logic_synthesis?oldid=1118365113&ns=0 |
| foaf:depiction | wiki-commons:Special:FilePath/Baops.gif |
| foaf:isPrimaryTopicOf | wikipedia-en:Logic_synthesis |
| is dbo:knownFor of | dbr:Claude_Shannon |
| is dbo:wikiPageDisambiguates of | dbr:Synthesis |
| is dbo:wikiPageRedirects of | dbr:List_of_commercial_tools_for_logic_synthesis dbr:History_of_logic_synthesis dbr:Logic_Synthesis dbr:Logic_design dbr:Hardware_compilation |
| is dbo:wikiPageWikiLink of | dbr:Cadence_Design_Systems dbr:Electronic_circuit_design dbr:Electronic_design_automation dbr:Engineering_change_order dbr:List_of_commercial_tools_for_logic_synthesis dbr:List_of_file_formats dbr:Boolean_differential_calculus dbr:Design_closure dbr:Design_flow_(EDA) dbr:Application-specific_integrated_circuit dbr:History_of_logic_synthesis dbr:V850 dbr:VAX_9000 dbr:VHDL dbr:Verilog dbr:Delay_calculation dbr:Integrated_circuit_design dbr:Libre-SOC dbr:Technical_informatics dbr:Timing_closure dbr:And-inverter_graph dbr:Elmore_delay dbr:Louise_Trevillyan dbr:Low-power_FSM_synthesis dbr:State_encoding_for_low_power dbr:Circuit_design dbr:Claude_Shannon dbr:Edward_J._McCluskey dbr:Gene_expression_programming dbr:Logic_optimization dbr:Simulink dbr:Common_Power_Format dbr:Hardware_acceleration dbr:Phil_Kaufman_Award dbr:Synthesis dbr:Massoud_Pedram dbr:Topological_sorting dbr:Garbled_circuit dbr:Logic_simulation dbr:Power_optimization_(EDA) dbr:ARM_architecture_family dbr:Dual_graph dbr:Espresso_heuristic_logic_minimizer dbr:Folding_(DSP_implementation) dbr:Formal_equivalence_checking dbr:Semiconductor_intellectual_property_core dbr:Register-transfer_level dbr:Hardware_description_language dbr:High-level_synthesis dbr:Tautology_(logic) dbr:Processor_design dbr:Atom_(programming_language) dbr:ARM11 dbr:ARM7 dbr:ARM9 dbr:ARM_Cortex-A dbr:ARM_Cortex-M dbr:ARM_Cortex-R dbr:Aart_de_Geus dbr:Chisel_(programming_language) dbr:Binary_decision_diagram dbr:Bluespec dbr:Synopsys dbr:SystemVerilog dbr:High-level_verification dbr:Ashoka's_policy_of_Dhamma dbr:Boolean_algebra dbr:Bus_functional_model dbr:C_to_HDL dbr:Field-programmable_gate_array dbr:Impulse_C dbr:Korea_Women's_Polytechnic dbr:Kurt_Keutzer dbr:Semiconductor_process_simulation dbr:XAP_processor dbr:Xilinx_ISE dbr:Static_timing_analysis dbr:System_on_a_chip dbr:Signal_integrity dbr:Soft_core_(synthesis) dbr:Physical_verification dbr:Logic_Synthesis dbr:Logic_design dbr:Expert_system dbr:Digital_design dbr:NanGate dbr:Signoff_(electronic_design_automation) dbr:Very_Large_Scale_Integration dbr:Soft_microprocessor dbr:Outline_of_electronics dbr:Paris_Kanellakis_Award dbr:Hardware_compilation |
| is foaf:primaryTopic of | wikipedia-en:Logic_synthesis |
