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power gatingの部分一致の例文一覧と使い方
該当件数 : 55件
例文
POWER GATING CIRCUIT AND METHOD例文帳に追加
パワーゲーティングの回路および方法 - 特許庁
POWER GATING CIRCUIT AND METHOD OF OPERATING IT例文帳に追加
パワーゲーティング回路およびそれを動作させる方法 - 特許庁
POWER-GATING TECHNIQUE, CIRCUIT AND INTEGRATED CIRCUIT DEVICE例文帳に追加
パワーゲーティング技術、回路および集積回路装置 - 特許庁
The power voltage VDD is supplied to each of the first power gating cell 5 and second power gating cell 6.例文帳に追加
第１のパワーゲーティングセル５および第２のパワーゲーティングセル６とには、それぞれ電源電圧ＶＤＤが供給されている。 - 特許庁
例文
The gating signal thus causes the power gating circuit to enable electrical current to reach the LSSD latch circuits.例文帳に追加
従って、ゲート信号は、電力ゲート回路に、電流がＬＳＳＤラッチ回路に到達することを可能にさせる。 - 特許庁
例文
To provide a power gating structure of high energy efficiency by an MTCMOS circuit.例文帳に追加
MTCMOS回路でエネルギ効率の良いパワーゲーティング構造をもたらすこと。 - 特許庁
When the ASIC is in a manufacturing test mode, a gating signal at an input terminal of a power gating circuit is set to exceed a threshold voltage of transistors within the power gating circuit.例文帳に追加
ＡＳＩＣが製造検査モードにあるとき、電力ゲート回路の入力端子におけるゲート信号は電力ゲート回路内のトランジスタの閾値電圧を超えるように設定される。 - 特許庁
To provide a power-gating system and method for integrated circuit devices.例文帳に追加
集積回路装置のためのパワーゲーティングシステムおよび方法を提供する。 - 特許庁
METHOD FOR POWER GATING OF COLUMN READOUT AMPLIFIER AND POWER-GATED COLUMN READOUT AMPLIFIER例文帳に追加
列読出し増幅器をパワーゲーティングするための方法およびパワーゲーティングされた列読出し増幅器 - 特許庁
例文
To provide a simplified power gating circuit for use in an integrated circuit, which deals with the problem of reliability caused by an excessive voltage applied to a power gating switching transistor incurred by a power gating circuit of prior art.例文帳に追加
先行技術のパワーゲーティング回路で引起こされる、パワーゲーティングのスイッチングトランジスタに印加される過剰電圧による信頼性の問題に対処するような、集積回路で使用するための簡潔なパワーゲーティング回路を提供する。 - 特許庁
例文
BEAM HOPPING SELF-ADDRESSED DESIGNATION PACKET SWITCHING COMMUNICATION SYSTEM USING POWER GATING例文帳に追加
電力ゲーティングを用いるビームホッピング自己アドレス指定パケット交換通信システム - 特許庁
To insert a clock gating circuit into a portion unable to insert the clock gating circuit in the past, and to reduce an electric power consumption.例文帳に追加
従来クロックゲーティング回路を挿入できなかった箇所にクロックゲーティング回路を挿入し、より一層の低消費電力化を図ること。 - 特許庁
A voltage divider 312 network and a high-voltage power supply used to statically bias the photomultiplier tube also power the gating circuitry and transmit a gating voltage pulse.例文帳に追加
分圧器３１２ネットワークと、光電子増倍管を静電的にバイアスするために使用される高電圧供給源とが、ゲート回路構成要素にパワーを与え、ゲート電圧パルスを伝達する。 - 特許庁
To provide a semiconductor integrated circuit and a power gating control method for performing power gating control, by only a fixed small number of wiring lines, regardless of the number of function blocks to be mounted.例文帳に追加
搭載される機能ブロックの個数によらず、一定数の少数の配線のみでパワーゲーティング制御を行うことのできる半導体集積回路およびパワーゲーティング制御方法を提供する。 - 特許庁
To optimize ON timing of a plurality of power supply switches in a power gating circuit loaded on a semiconductor integrated circuit.例文帳に追加
半導体集積回路に搭載されるパワーゲーティング回路における複数の電源スイッチのＯＮタイミングを最適化すること。 - 特許庁
This technique not only saves an on-chip area, but also reduce the electric power in sleep mode by eliminating the need for a large individual power-gating transistor, so defects of conventional power-gating techniques are overcome.例文帳に追加
この技術は、大きな別個のパワーゲーティングトランジスタの必要性をなくすことにより、オンチップ領域を節約するだけでなくスリープモード中の電力を削減することから、従来のパワーゲーティングの手法の欠点を克服する。 - 特許庁
At least one gating control signal having a switching pattern is applied to the power converter (1220).例文帳に追加
切替パターンを有する少なくとも１つのゲート制御信号が電力コンバータに供給される（１２２０）。 - 特許庁
To reduce standby power, or to suppress a malfunction, in a logic circuit where clock gating is performed.例文帳に追加
クロックゲーティングを行う論理回路において、待機電力を低減すること又は誤動作を抑制すること。 - 特許庁
To provide a power-gating technique for an integrated circuit device wherein a current surge through a power gate transistor is small, having a Sleep Mode of operation.例文帳に追加
パワーゲートトランジスタを通る電流サージが小さい、スリープモード動作を有する集積回路装置のためのパワーゲーティング技術を提供する。 - 特許庁
To provide an electronic circuit device having a power gating function which does not perform malfunction caused by noise generated in a power source.例文帳に追加
本発明の目的は、電源で発生したノイズにより誤動作しないパワーゲーティング機能を備えた電子回路装置を提供することにある。 - 特許庁
The power gating circuit includes a P-channel transistor having a source coupled to a VCC, a gate for receiving a first boosted or non-boosted power gating control signal, and a drain for forming a switched internal VCC voltage.例文帳に追加
パワーゲーティング回路は、ＶＣＣに結合したソースと、第１の昇圧された、または非昇圧のパワーゲーティング制御信号を受取るためのゲートと、スイッチングされた内部ＶＣＣ電圧を形成するドレインとを有するＰチャネルトランジスタを含む。 - 特許庁
To provide a design method for achieving the low power consumption with higher efficiency using a clock gating circuit.例文帳に追加
クロックゲーティング回路を使用した、より効率的な低消費電力化を実現するための設計方法を提供する。 - 特許庁
To provide a beam-hopping self-addressed designation packet switching communication system which reduces power consumption by way of power gating a downlink beam frame.例文帳に追加
ダウンリンクビームフレームを電力ゲーティングすることによって電力消費を低減する、ビームホッピング自己アドレス指定パケット交換通信システムを提供する。 - 特許庁
The power gating circuit further includes a circuit for forcibly turning first and second internal power supply voltages to a midpoint reference voltage during a standby mode.例文帳に追加
パワーゲーティング回路は、スタンバイモードの間、第１および第２の内部電源電圧を中間点基準電圧に強制するための回路をさらに含む。 - 特許庁
Then, the power consumption calculating means calculates the first power consumption and the second power consumption on the basis of the enable rate of the clock gating cell and the ratio of a dynamic power component and a static power component of the power consumption on the clock line.例文帳に追加
ここで、消費電力算出手段は、クロックゲーティングセルのイネーブル率と、クロック線上における消費電力のダイナミック電力成分とスタティック電力成分との比率と、に基づいて、第１及び第２の消費電力を算出する。 - 特許庁
The clock tree generating means arranges a clock gating cell on the clock line according to the arranging way on the side determined to have smaller power consumption by comparing the first power consumption and the second power consumption.例文帳に追加
クロックツリー生成手段は、第１及び第２の消費電力の比較により、消費電力が小さいと判定された方の配置の仕方で、クロックゲーティングセルをクロック線上に配置する。 - 特許庁
To reduce power consumption during mode transition in power-gated circuits such as MTCMOS circuits and SCCMOS circuits, and reduce wakeup time and noise generated by the power gating structure.例文帳に追加
ＭＴＣＭＯＳ回路やＳＣＣＭＯＳ回路等のパワーゲーティングされた回路におけるモード移行時のパワー消費の低減や、ウェークアップ時間や、パワーゲーティング構成により生じるノイズを低減する。 - 特許庁
The power consumption calculating means calculates a first power consumption and a second power consumption when clock gating cells are arranged on the sides of a clock source and a clock sink on a clock line.例文帳に追加
消費電力算出手段は、クロック線上における、クロックゲーティングセルをクロックソース側及びクロックシンク側に配置した場合の第１及び第２の消費電力を算出する。 - 特許庁
To attain a very ideal energy reduction effect by a small improvement to reduce overheads in fine-grain power gating.例文帳に追加
細粒度パワーゲーティングにおいて、オーバーヘッドの?ない小さな改良によって，非常に理想的なエネルギー削減効果を達成する。 - 特許庁
To provide a power-gating technique for a column readout amplifier for a DRAM device and a device in which a embedded type DRAM are incorporated and which employs a power-down (or sleep) operation mode.例文帳に追加
ＤＲＡＭ装置、および埋込み型ＤＲＡＭを組込んでパワーダウン（またはスリープ）動作モードを取入れた装置のための、列読出し増幅器のパワーゲーティング技術を提供する。 - 特許庁
To attain lower noise, suppression of temperature rise and power saving in power-on of an ASIC using a clock gating-synchronous reset type synchronous FF or in standby of the ASIC using a reset terminal.例文帳に追加
クロックゲーテイングの同期リセット型同期FFを用いたＡＳＩＣのパワーオン時や、ASICのリセット端子を用いたスタンバイ時のローノイズ化、低昇温化、省電力に関する。 - 特許庁
INTEGRATED CIRCUIT DEVICE INCLUDING MEMORY ARRAY, AND METHOD FOR POWER GATING IN INTEGRATED CIRCUIT DEVICE IN WHICH MEMORY WITH SENSE AMPLIFIER IS INCORPORATED例文帳に追加
メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法 - 特許庁
Power consumption is reduced because the gating clock is stopped when the logical levels of an input signal and an output signal match each other.例文帳に追加
入力信号と出力信号の論理レベルが一致しているときにゲーティングクロックを停止するので消費電力が低減できる。 - 特許庁
To reduce the power consumption in mode transition of a power-gated circuit such as an MTCOMS circuit and an SCCMOS circuit, to shorten a wake-up time, and to reduce noise resulting from a power gating configuration.例文帳に追加
ＭＴＣＭＯＳ回路やＳＣＣＭＯＳ回路等のパワーゲーティングされた回路におけるモード移行時のパワー消費の低減や、ウェークアップ時間や、パワーゲーティング構成により生じるノイズを低減する。 - 特許庁
The gating signal thus causes the power gating circuit to prevent the electrical current from reaching particular logic circuits (e.g., scan logic) within the LSSD latch circuits, thereby conserving power within the ASIC by preventing current leakage and heat generation in the LSSD latch circuit.例文帳に追加
従って、ゲート信号は、電力ゲート回路に、電流がＬＳＳＤラッチ回路内の特定の論理回路（例えば、スキャン論理）に到達するのを防止させ、それにより、ＬＳＳＤラッチ回路内の漏電電流及び発熱を防ぐことによってＡＳＩＣ内の電力を節約する。 - 特許庁
To provide a power consumption reduction circuit in which holding of a degree of freedom in the optimization of logic composition due to an HDL and saving of power due to a gating clock can be simultaneously achieved.例文帳に追加
ＨＤＬによる論理合成の最適化の自由度を保持すると共にゲーティングクロックによる省電力化を図ることを両立させた低消費電力化回路を得ること。 - 特許庁
To provide a semiconductor integrated circuit device which can determine the start timing with better accuracy, as compared with the conventional devices in order to control power consumption upon power gating, even if a power voltage fluctuates.例文帳に追加
電源電圧などのばらつきがあっても、パワーゲーティング実行の際、消費電力を抑制するために、その開始タイミングを従来よりも精度よく決定可能な半導体集積回路装置を提供する。 - 特許庁
At this time, many of the associated circuit can be power-gated to conserve power, typically by signals that have boosted levels to provide negative gate-to-source voltages (V_GS) to the power-gating transistors.例文帳に追加
このときさらに、関連する回路の多くは、典型的にはパワーゲーティングトランジスタに負のゲート−ソース電圧（Ｖ_GS）を与える昇圧されたレベルを有する信号によって、電力を保存するためパワーゲーティングされることができる。 - 特許庁
At this time, many of the associated circuits can be power-gated to conserve power typically by signals that have boosted level to provide negative gate-to source voltages (VGS) to the power-gating transistors.例文帳に追加
このときさらに、関連する回路の多くは、典型的にはパワーゲーティングトランジスタに負のゲート−ソース電圧（ＶGS）を与える昇圧されたレベルを有する信号によって、電力を保存するためパワーゲーティングされることができる。 - 特許庁
To provide a layout device for a semiconductor integrated circuit and a clock gating method, to reduce power consumption by a cell during switching.例文帳に追加
スイッチング時におけるセルによる消費電力を削減することができる半導体集積回路のレイアウト装置及びクロックゲーティング方法を提供すること。 - 特許庁
To reduce the time until a circuit block enters an operating state by power gating while suppressing influence on the operation of a peripheral circuit block.例文帳に追加
周辺の回路ブロックの動作に与える影響を抑制しつつ、パワーゲーティングによって回路ブロックが動作状態に移行できるようになるまでの時間を短くする。 - 特許庁
To provide a semiconductor integrated circuit and a method for testing the same, which use a clock signal gating technique capable of reducing a power consumption in a test operation.例文帳に追加
テスト動作時の消費電力を低減することのできるクロック信号ゲーティング技術を利用した半導体集積回路およびそのテスト方法の提供を図る。 - 特許庁
To provide a semiconductor device which activates power gating function, at the normal operation, and effectively activates a testing function at testing.例文帳に追加
本発明は、通常動作時にはパワーゲーティング機能が動作するとともに、試験時には試験機能が有効に動作する半導体装置を提供することを目的とする。 - 特許庁
At least one output power signal is outputted to the load (1240), in response at least in part to at least one supplied gating control signal.例文帳に追加
供給された少なくとも１つのゲート制御信号に少なくとも部分的に応答して、少なくとも１つの出力電力信号が負荷に出力される（１２４０）。 - 特許庁
To reduce electric power consumption by controlling the arrangement position of a clock gating circuit and the like, in a layout device for automatically arranging circuits in a semiconductor integrated circuit chip.例文帳に追加
半導体集積回路チップ内の回路の自動配置を行うレイアウト装置において、クロックゲーティング回路の配置位置等を制御することで低消費電力化を図る。 - 特許庁
An N-channel transistor includes a source coupled to a VSS, a gate for receiving a second boosted or non-boosted power gating control signal, and a drain for forming a switched internal VSS power source.例文帳に追加
Ｎチャネルトランジスタは、ＶＳＳに結合したソースと、第２の昇圧された、または非昇圧のパワーゲーティング制御信号を受取るためのゲートと、スイッチングされた内部ＶＳＳ電源を形成するドレインとを有する。 - 特許庁
The layout device for arranging and wiring a circuit part in the semiconductor integrated circuit based on circuit information is equipped with a means for recognizing the clock gating circuit inserted in a clock line, a means for arranging circuit parts except for the recognized clock gating circuit and a means for arranging the clock gating circuit and structuring a clock tree while adjusting clock skew in consideration of low electric power consumption.例文帳に追加
回路情報に基づいて半導体集積回路内の回路部分の配置・配線を行うレイアウト装置であって、クロックラインに挿入されているクロックゲーティング回路を認識する手段と、認識されたクロックゲーティング回路以外の回路部分の配置を行う手段と、クロックゲーティング回路の配置およびクロックツリー構築を、低消費電力化を考慮した上でクロックスキューを調整しつつ実施する手段とを備える。 - 特許庁
To provide a layout method, a layout device and a layout program, for reducing processing time when reducing power consumption by controlling layout of clock gating cells.例文帳に追加
クロックゲーティングセルの配置を制御することによって消費電力を低減する場合に、その処理時間を削減することができるレイアウト方法、レイアウト装置及びレイアウトプログラムを提供すること - 特許庁
To provide a semiconductor integrated circuit having a circuit preventing an unconnected state of a power source domain of a circuit block to a power source in a connected state of a power source domain of another circuit block to the power source in regard to two or more circuit blocks operated in interlock with each other and controlled by a power gating circuit.例文帳に追加
本発明の目的は、連動して動作する、パワーゲーティング回路により制御されている、２以上の回路ブロックについて、一方の回路ブロックの電源ドメインが電源と接続されている状態において、他方の回路ブロックの電源ドメインが電源と接続されない状態とならないような回路を有する半導体集積回路を提供することにある。 - 特許庁
例文
A power gating circuit contains a MOS circuit having first and second power supply terminals for a memory circuit etc., a P-channel transistor 12 having a drain coupled with the first power supply terminal of the MOS circuit, and an N-channel transistor 16 having a drain coupled with the second power supply terminal of the MOS circuit.例文帳に追加
パワーゲーティング回路は、メモリ回路等の、第１の電源端子および第２の電源端子を有するＭＯＳ回路と、ＭＯＳ回路の第１の電源端子に結合されるドレインを有するＰ−チャネルトランジスタ１２と、ＭＯＳ回路の第２の電源端子に結合されるドレインを有するＮ−チャネルトランジスタ１６とを含む。 - 特許庁