Integrated circuit layout (original) (raw)
Unter Layoutentwurf einer elektronischen Schaltung (Schaltkreis, Multi-Chip-Modul, Leiterplatte) versteht man das Erstellen und die Verifikation der geometrischen Anordnung der Zellen bzw. Bauelemente und ihrer Verbindungen. Die Verifikation innerhalb des Layoutentwurfs umfasst i. Allg. die Prüfung des entworfenen Layouts auf Einhaltung aller technologischen und elektrischen Regeln.
| Property | Value |
|---|---|
| dbo:abstract | Unter Layoutentwurf einer elektronischen Schaltung (Schaltkreis, Multi-Chip-Modul, Leiterplatte) versteht man das Erstellen und die Verifikation der geometrischen Anordnung der Zellen bzw. Bauelemente und ihrer Verbindungen. Die Verifikation innerhalb des Layoutentwurfs umfasst i. Allg. die Prüfung des entworfenen Layouts auf Einhaltung aller technologischen und elektrischen Regeln. (de) Integrated circuit layout, also known IC layout, IC mask layout, or mask design, is the representation of an integrated circuit in terms of planar geometric shapes which correspond to the patterns of metal, oxide, or semiconductor layers that make up the components of the integrated circuit. Originally the overall process was called tapeout as historically early ICs used graphical black crepe tape on mylar media for photo imaging (erroneously believed to reference magnetic data—the photo process greatly predated magnetic media). When using a standard process—where the interaction of the many chemical, thermal, and photographic variables is known and carefully controlled—the behaviour of the final integrated circuit depends largely on the positions and interconnections of the geometric shapes. Using a computer-aided layout tool, the layout engineer—or layout technician—places and connects all of the components that make up the chip such that they meet certain criteria—typically: performance, size, density, and manufacturability. This practice is often subdivided between two primary layout disciplines: Analog and digital. The generated layout must pass a series of checks in a process known as physical verification. The most common checks in this verification process are * design rule checking (DRC), * layout versus schematic (LVS), * parasitic extraction, * antenna rule checking, and * electrical rule checking (ERC). When all verification is complete, layout post processing is applied where the data is also translated into an industry-standard format, typically GDSII, and sent to a semiconductor foundry. The milestone completion of the layout process of sending this data to the foundry is now colloquially called "tapeout". The foundry converts the data into mask data and uses it to generate the photomasks used in a photolithographic process of semiconductor device fabrication. In the earlier, simpler, days of IC design, layout was done by hand using opaque tapes and films, an evolution derived from early days of printed circuit board (PCB) design -- tape-out. Modern IC layout is done with the aid of IC layout editor software, mostly automatically using EDA tools, including place and route tools or schematic-driven layout tools.Typically this involves a library of standard cells. The manual operation of choosing and positioning the geometric shapes is informally known as "polygon pushing". (en) 집적 회로 설계, IC 레이아웃(IC Layout, Integrated circuit layout)이란 반도체 집적회로 (IC) 설계과정 중 한 단계로, 설계한 회로를 웨이퍼 상에 구현하기 위해 사용되는 Mask pattern을 그리는 과정을 일컫는다. 방법에 따라 풀 커스텀 레이아웃 및 Auto P&R 로 나뉜다. 나노미터 단위에서 발생하는 물리적 현상에 대하여 고려해야 하므로, PCB 레이아웃에 비하여 훨씬 높은 기술수준을 요구한다. (ko) Тополо́гія інтегра́льної мікросхе́ми (далі — топологія) — це зафіксоване на матеріальному носії просторово-геометричне розташування сукупності елементів інтегральної мікросхеми та зв'язків між ними.Креслення, що визначає форму, розміри і взаємне розташування елементів і сполук мікросхеми вплощині, паралельній площині підкладки. Оскільки елементи та з'єднання формуються шляхом послідовного утворення окремих шарів, розрізняють пошарову і загальну топологію мікросхеми. При розробці топології мікросхеми — переведення електричної принципової схеми в топологічне креслення елементів — основними критеріями є щільність компонування елементів з мінімальним числом перетинів з'єднань між ними, а також мінімізація теплових і ємнісних зв'язків. При досягненні максимальної щільності компонування інтегральних елементів виявляються топологічні обмеження, викликані одержанням мінімальної ширини лінії, доступної для розкриття методом літографії, з урахуванням дифузії домішки під оксид і автодіффузіі прихованого шару. (uk) 集成电路版图（英語：integrated circuit layout），是真实集成电路物理情况的平面几何形状描述。集成电路版图是集成电路设计中最底层步骤物理设计的成果，物理设计通过布局、布线技术将逻辑综合的成果——门级的网表转换成物理版图文件，这个文件包含了各个硬件单元在芯片上的形状、面积和位置信息。版图设计的结果必须遵守制造工艺、时序、面积、功耗等的约束。版图设计是借助电子设计自动化工具来完成的。集成电路版图完成后，整个集成电路设计流程基本结束。随后，半导体加工厂会接收版图文件，利用具体的半导体器件制造技术，来制造实际的硬件电路。 如果以标准的工业流程进行集成电路制造，即化学、热学以及一些与光刻有关的变量可以得到精确控制，那么最终制造出的集成电路的行为在很大程度上取决于不同“几何形状”之间的相互连接以及位置决定。集成电路布局工程师的工作是将组成集成电路芯片的所有组件安置和连接起来，并符合预先的技术要求。通常这些技术要求包括性能、尺寸和制造可行性。在版图图形中，不同颜色图形形状可以分别代表金属、二氧化硅或组成集成电路组件的其他半导体层。同时，版图可以提供导体、隔离层、接触、通孔、掺杂注入层等方面的信息。 生成的版图必须经过一系列被称为物理验证的检查流程。设计人员必须使版图满足制造工艺、设计流程和电路性能三方面带来的约束条件。其中，制造工艺往往要求电路符合最小线宽等工艺限制，而功率耗费、占用面积也是考虑的因素。验证流程中最常见的是分为： * 设计规则检查（design rule checking, DRC）：通常会对宽度、间距、面积等进行检验。 * 电路布局验证（layout versus schematic, LVS）：将原始电路图的网表与版图中提取出来的电路图的网表加以比较。 * 版图参数提取：从生成的版图中提取关键参数，例如CMOS的长宽比、耦合电容等。另外可以获得电路的逻辑门延迟和连线延迟参数，从而进行更精确的仿真。 * 电学规则检查：检查是否存在通路、短路、孤立节点等情况 在所有的验证完成之后，，版图数据会转换到一种在工业界通用的标准格式，通常是GDSII格式，然后它会被送到半导体硬件厂商进行制造。这一数据传送过程被称为下线，这一术语源于这些数据以往是通过磁带运输到工厂的。半导体硬件厂商进一步将标准格式的数据转换成另一种格式，并用它来生产用于进行半导体器件制造中光刻步骤的光罩等精密规格的器材。 在集成电路发展的早期，集成电路的复杂程度较低，因此设计任务也没如今那么困难，其版图设计主要依靠人工在不透明的磁带和胶片上完成，这在一定程度上类似人们使用印刷电路板来完成中小型电路的设计。现代超大规模集成电路的版图设计通常需要在等软件的辅助下完成，大多数复杂的步骤都可以使用电子设计自动化工具代替人工劳动，包括布局、布线工具等，但是工程师也必须掌握操作这些软件的技术。整个有关版图的物理设计、仿真往往涉及了大量文件格式。随着计算机功能的不断强化，自动化集成电路版图工具软件也不断发展，诸如Synopsys、Mentor Graphics、Cadence、Compass和Daisy等公司的产品占据了相当的市场份额。 (zh) |
| dbo:thumbnail | wiki-commons:Special:FilePath/Vlsiopamp2.gif?width=300 |
| dbo:wikiPageExternalLink | https://www.ifte.de/books/pd/index.html%7Cpublisher=Springer%7Cdate=2020%7Cdoi=10.1007/978-3-030-39284-0%7Cisbn=978-3-030-39284-0%7Cs2cid=215840278 |
| dbo:wikiPageID | 598949 (xsd:integer) |
| dbo:wikiPageLength | 5632 (xsd:nonNegativeInteger) |
| dbo:wikiPageRevisionID | 1089979235 (xsd:integer) |
| dbo:wikiPageWikiLink | dbr:Electronic_design_automation dbr:Tape-out dbc:Electronic_design_automation dbr:Design_rule_checking dbr:Integrated_circuit dbr:Integrated_circuit_design dbr:Silicon_oxide dbr:GDSII dbr:Physical_design_(electronics) dbr:Polygon dbr:Standard_cell dbr:Floorplan_(microelectronics) dbr:Semiconductor_fabrication_plant dbc:Integrated_circuits dbr:Tapeout dbc:Electronic_design dbr:Photolithography dbr:Fabrication_(semiconductor) dbr:Interconnects_(integrated_circuits) dbr:Metal dbr:Printed_circuit_board dbr:Geometric_shape dbr:Mask_data_preparation dbr:Photomask dbr:Semiconductor dbr:Physical_verification dbr:Layout_versus_schematic dbr:IC_layout_editor dbr:Schematic-driven_layout dbr:Place_and_route dbr:Parasitic_extraction dbr:File:Vlsiopamp2.gif |
| dbp:wikiPageUsesTemplate | dbt:Citation_needed dbt:Cite_book dbt:ISBN dbt:Reflist dbt:Who |
| dct:subject | dbc:Electronic_design_automation dbc:Integrated_circuits dbc:Electronic_design |
| gold:hypernym | dbr:Representation |
| rdf:type | yago:Artifact100021939 yago:Circuit103033362 yago:ComputerCircuit103084420 yago:Device103183080 yago:ElectricalDevice103269401 yago:Instrumentality103575240 yago:IntegratedCircuit103577090 yago:Object100002684 yago:PhysicalEntity100001930 yago:WikicatIntegratedCircuits yago:Whole100003553 |
| rdfs:comment | Unter Layoutentwurf einer elektronischen Schaltung (Schaltkreis, Multi-Chip-Modul, Leiterplatte) versteht man das Erstellen und die Verifikation der geometrischen Anordnung der Zellen bzw. Bauelemente und ihrer Verbindungen. Die Verifikation innerhalb des Layoutentwurfs umfasst i. Allg. die Prüfung des entworfenen Layouts auf Einhaltung aller technologischen und elektrischen Regeln. (de) 집적 회로 설계, IC 레이아웃(IC Layout, Integrated circuit layout)이란 반도체 집적회로 (IC) 설계과정 중 한 단계로, 설계한 회로를 웨이퍼 상에 구현하기 위해 사용되는 Mask pattern을 그리는 과정을 일컫는다. 방법에 따라 풀 커스텀 레이아웃 및 Auto P&R 로 나뉜다. 나노미터 단위에서 발생하는 물리적 현상에 대하여 고려해야 하므로, PCB 레이아웃에 비하여 훨씬 높은 기술수준을 요구한다. (ko) Integrated circuit layout, also known IC layout, IC mask layout, or mask design, is the representation of an integrated circuit in terms of planar geometric shapes which correspond to the patterns of metal, oxide, or semiconductor layers that make up the components of the integrated circuit. Originally the overall process was called tapeout as historically early ICs used graphical black crepe tape on mylar media for photo imaging (erroneously believed to reference magnetic data—the photo process greatly predated magnetic media). (en) Тополо́гія інтегра́льної мікросхе́ми (далі — топологія) — це зафіксоване на матеріальному носії просторово-геометричне розташування сукупності елементів інтегральної мікросхеми та зв'язків між ними.Креслення, що визначає форму, розміри і взаємне розташування елементів і сполук мікросхеми вплощині, паралельній площині підкладки. Оскільки елементи та з'єднання формуються шляхом послідовного утворення окремих шарів, розрізняють пошарову і загальну топологію мікросхеми. (uk) 集成电路版图（英語：integrated circuit layout），是真实集成电路物理情况的平面几何形状描述。集成电路版图是集成电路设计中最底层步骤物理设计的成果，物理设计通过布局、布线技术将逻辑综合的成果——门级的网表转换成物理版图文件，这个文件包含了各个硬件单元在芯片上的形状、面积和位置信息。版图设计的结果必须遵守制造工艺、时序、面积、功耗等的约束。版图设计是借助电子设计自动化工具来完成的。集成电路版图完成后，整个集成电路设计流程基本结束。随后，半导体加工厂会接收版图文件，利用具体的半导体器件制造技术，来制造实际的硬件电路。 如果以标准的工业流程进行集成电路制造，即化学、热学以及一些与光刻有关的变量可以得到精确控制，那么最终制造出的集成电路的行为在很大程度上取决于不同“几何形状”之间的相互连接以及位置决定。集成电路布局工程师的工作是将组成集成电路芯片的所有组件安置和连接起来，并符合预先的技术要求。通常这些技术要求包括性能、尺寸和制造可行性。在版图图形中，不同颜色图形形状可以分别代表金属、二氧化硅或组成集成电路组件的其他半导体层。同时，版图可以提供导体、隔离层、接触、通孔、掺杂注入层等方面的信息。 (zh) |
| rdfs:label | Disposició de circuits integrats (ca) Layoutentwurf (Elektrotechnik) (de) Integrated circuit layout (en) 집적 회로 설계 (ko) Топологія (електроніка) (uk) 集成电路版图 (zh) |
| owl:sameAs | freebase:Integrated circuit layout dbpedia-de:Integrated circuit layout yago-res:Integrated circuit layout wikidata:Integrated circuit layout dbpedia-ca:Integrated circuit layout dbpedia-et:Integrated circuit layout dbpedia-fa:Integrated circuit layout dbpedia-ko:Integrated circuit layout dbpedia-uk:Integrated circuit layout dbpedia-zh:Integrated circuit layout https://global.dbpedia.org/id/2U5Kj |
| prov:wasDerivedFrom | wikipedia-en:Integrated_circuit_layout?oldid=1089979235&ns=0 |
| foaf:depiction | wiki-commons:Special:FilePath/Vlsiopamp2.gif |
| foaf:isPrimaryTopicOf | wikipedia-en:Integrated_circuit_layout |
| is dbo:wikiPageDisambiguates of | dbr:Layout |
| is dbo:wikiPageRedirects of | dbr:Integrated_Circuit_Layout dbr:IC_layout dbr:Physical_layout dbr:Layout_(chip_design) |
| is dbo:wikiPageWikiLink of | dbr:Calma dbr:Ron_Pinter dbr:List_of_file_formats dbr:Aligner_(semiconductor) dbr:Application-specific_integrated_circuit dbr:Pentium_(original) dbr:Custom_hardware_attack dbr:V850 dbr:Design_for_manufacturability dbr:ECAD,_Inc. dbr:GDSII dbr:Constraint_graph_(layout) dbr:Siemens_EDA dbr:Zilog_Z80 dbr:Physical_design_(electronics) dbr:Programmable_metallization_cell dbr:Standard_cell dbr:Sweep_line_algorithm dbr:Layout_Versus_Schematic dbr:Advanced_Design_System dbr:Graph_isomorphism_problem dbr:Isothetic_polygon dbr:Rectilinear_polygon dbr:Block_diagram dbr:Circle_graph dbr:Circuit_diagram dbr:Circuit_extraction dbr:Field-effect_transistor dbr:Semiconductor_Chip_Protection_Act_of_1984 dbr:Mask_data_preparation dbr:System_on_a_chip dbr:Physical_verification dbr:IC_layout_editor dbr:Layout dbr:Schematic-driven_layout dbr:NanGate dbr:Process_corners dbr:Place_and_route dbr:Signoff_(electronic_design_automation) dbr:Very_Large_Scale_Integration dbr:Integrated_Circuit_Layout dbr:Resolution_enhancement_technologies dbr:IC_layout dbr:Physical_layout dbr:Layout_(chip_design) |
| is foaf:primaryTopic of | wikipedia-en:Integrated_circuit_layout |
