| dbo:abstract |
SystemVerilog ist eine Hardware-Beschreibungs- und Verifikationssprache (englisch , kurz HDVL genannt). Sie bietet Möglichkeiten zum Design und zur Verifikation von digitalen Schaltungen. SystemVerilog wurde von entwickelt und ist eine Erweiterung des IEEE 1364–2001 Verilog HDL. Dabei arbeitet SystemVerilog aber auf einer höheren Abstraktionsebene als Verilog-2001. (de) SystemVerilog est à la fois un langage de description, se basant pour cela sur Verilog, et un langage de vérification de matériel, permettant de faire de la simulation et vérification. Il est standardisé sous le numéro IEEE 1800 par l'Institute of Electrical and Electronics Engineers (IEEE). (fr) SystemVerilog, standardized as IEEE 1800, is a hardware description and hardware verification language used to model, design, simulate, test and implement electronic systems. SystemVerilog is based on Verilog and some extensions, and since 2008 Verilog is now part of the same IEEE standard. It is commonly used in the semiconductor and electronic design industry as an evolution of Verilog. (en) SystemVerilog – język opisu sprzętu i systemów wysokiego poziomu, stworzony jako rozszerzenie starszego języka Verilog. (pl) SystemVerilog は、ハードウェア記述言語のVerilog HDLを拡張した言語で、主に検証に関する機能が拡張・統合されている。2002年にAccelleraに対して Superlog 言語を寄付したことで生まれた。検証機能の部分はシノプシスが提供した OpenVera に基づいている。2005年、SystemVerilog は IEEE Standard 1800-2005 として標準化された。 (ja) SystemVerilog — мова опису і верифікації апаратури, що є розширенням мови Verilog. SystemVerilog був створений на базі мов Superlog (Accellera, 2002). Значна частина функціональності, пов'язаної з верифікацією була взята з мови OpenVera (Synopsys). У 2005 SystemVerilog був прийнятий як стандарт IEEE 1800—2005. У 2009 стандарт 1800—2005 був об'єднаний з стандартом мови Verilog (IEEE 1364—2005), і була прийнята актуальна версія SystemVerilog — стандарт IEEE 1800—2009. SystemVerilog може застосовуватися для опису RTL як розширення мови Verilog-2005. Для верифікації використовується об'єктно-орієнтована модель програмування. (uk) SystemVerilog是一種在現代積體電路（尤其是超大型積體電路）的设计及验证流程中，由Verilog发展而来的硬體描述、硬件验证统一语言，前一部分基本上是2005年版Verilog的扩展，而后一部分功能验证特性则是一门面向对象程序设计语言。面向对象特性很好地弥补了传统Verilog在芯片验证领域的缺陷，改善了代码可重用性，同时可以让验证工程师在比寄存器传输级更高的抽象级别，以事务而非单个信号作为监测对象，这些都大大提高了验证平台搭建的效率。 SystemVerilog已经被采纳为电气电子工程师学会1800-2009标准，并获得了主流电子设计自动化工具供应商的支持。雖無任一個仿真系統能聲稱自己完全支援SystemVerilog语言参考手册（Language Reference Manual, LRM）裡介紹的所有语言结构，要改善测试平台的互操作性相当困难，但推进跨平台兼容性的研究开发工作已在進行中。若干种验证方法学相继出现，以预定义类的形式对测试平台模块进行标准化，如今最新基于SystemVerilog的验证方法学为通用验证方法学。此方法学主要包括开放源代码的类库以及支援可重用测试平台、开发验证IP核的预置格式。许多第三方提供商则开始推出基于SystemVerilog的验证IP核。 (zh) SystemVerilog — язык описания и верификации аппаратуры, являющийся расширением языка Verilog. SystemVerilog был создан на базе языков Superlog (Accellera, 2002). Значительная часть функциональности, связанной с верификацией была взята из языка (Synopsys). В 2005 SystemVerilog был принят как стандарт IEEE 1800—2005. В 2009 стандарт 1800—2005 был объединен с стандартом языка Verilog (IEEE 1364—2005), и была принята актуальная версия SystemVerilog — стандарт IEEE 1800—2009. SystemVerilog может применяться для описания RTL как расширение языка Verilog-2005. Для верификации используется объектно-ориентированная модель программирования. (ru) |
| dbo:designer |
dbr:Synopsys dbr:IEEE |
| dbo:influencedBy |
dbr:VHDL dbr:Verilog dbr:C++ dbr:Java_(programming_language) dbr:OpenVera |
| dbo:latestReleaseDate |
2018-02-22 (xsd:date) |
| dbo:latestReleaseVersion |
IEEE 1800-2017 |
| dbo:thumbnail |
wiki-commons:Special:FilePath/SystemVerilog_logo.png?width=300 |
| dbo:wikiPageExternalLink |
http://www.eda.org/sv-ieee1800/ http://www.edaplayground.com http://asicguru.com/System-Verilog-Tutorial/1/3 http://hdvl.wordpress.com/category/systemverilog/ http://www.svericl.com/sverule http://www.systemverilog.org/ http://www.veripool.org/verilog-mode http://sourceforge.net/projects/svunit/ http://www.eetimes.com/news/design/showArticle.jhtml;%3FarticleID=173601060 http://www.vhdl.org/sv/ http://www.project-veripage.com/sv_front.php http://www.asic-world.com/systemverilog/tutorial.html http://SystemVerilog.us http://www.testbench.in https://github.com/zachjs/sv2v/ https://ieeexplore.ieee.org/browse/standards/get-program/page/series%3Fid=80 https://ieeexplore.ieee.org/document/8299595 https://www.amazon.com/Formal-Verification-Essential-Toolkit-Modern-ebook/dp/B012VX1MW8/ref=sr_1_1%3Fie=UTF8&qid=1451183481&sr=8-1&keywords=erik+seligman+formal+verification https://www.amazon.com/SystemVerilog-Design-Second-Hardware-Modeling/dp/0387333991/ref=sr_1_4%3Fie=UTF8&s=books&qid=1247578512&sr=8-4 https://www.amazon.com/SystemVerilog-Verification-Learning-Testbench-Language/dp/0387765298/ref=sr_1_1%3Fie=UTF8&s=books&qid=1247578512&sr=8-1 |
| dbo:wikiPageID |
2540686 (xsd:integer) |
| dbo:wikiPageLength |
34986 (xsd:nonNegativeInteger) |
| dbo:wikiPageRevisionID |
1112176581 (xsd:integer) |
| dbo:wikiPageWikiLink |
dbr:Cadence_Design_Systems dbr:Cartesian_product dbr:Property_Specification_Language dbr:Queue_(abstract_data_type) dbr:Sampling_(signal_processing) dbr:Electronic_design_automation dbr:Electronic_hardware dbr:Electronics dbr:Encapsulation_(computer_programming) dbr:Enumerated_type dbr:Binary_search_tree dbr:Antecedent_(logic) dbr:List_of_C-family_programming_languages dbr:Permutation dbr:VHDL dbr:Verilog dbr:Design_space_exploration dbr:Design_space_verification dbr:Device_under_test dbr:Double-ended_queue dbr:Dynamic_array dbc:Hardware_verification_languages dbr:Increment_and_decrement_operators dbr:Information_hiding dbr:Initialization_(programming) dbr:Interface_(computing) dbr:Interoperability dbr:Interpretation_(logic) dbr:Verilog-AMS dbr:Combinational_logic dbr:Consequent dbr:Constant_(computer_programming) dbr:Mentor_Graphics dbr:Run_time_(program_lifecycle_phase) dbr:General-purpose_input/output dbr:Generic_programming dbr:Netlist dbr:Object-oriented_programming dbr:Operator_new dbr:NP-hard dbr:Const_(computer_programming) dbr:Constructor_(object-oriented_programming) dbr:Control_flow dbr:Corner_case dbr:Random_testing dbr:SystemC dbr:Lint_(software) dbr:Single_inheritance dbr:Standard_Template_Library dbr:Structured_programming dbc:Programming_languages_created_in_2002 dbr:Functional_verification dbr:Hardware_verification_language dbr:Parameter_(computer_programming) dbr:Polymorphism_(computer_science) dbr:Semaphore_(programming) dbr:Static_variable dbr:String_(computer_science) dbr:Synchronization_(computer_science) dbr:Template_specialization dbr:Test_bench dbr:Transaction_processing_system dbr:Automated_theorem_proving dbr:C++ dbr:C_(programming_language) dbr:Type_conversion dbr:Type_system dbr:Do_while_loop dbc:System_description_languages dbr:Garbage_collection_(computer_science) dbr:Counting_semaphore dbr:Language_interoperability dbr:Local_variable dbr:Logic_synthesis dbr:Accellera dbr:Data_type dbr:E_(verification_language) dbr:Flip-flop_(electronics) dbr:For_loop dbr:Formal_verification dbr:Fork–join_model dbr:Histogram dbr:SystemVerilog_DPI dbr:Presupposition dbr:Real-time_computing dbr:Register-transfer_level dbr:Hardware_description_language dbr:Header_file dbr:Java_(programming_language) dbr:Template_(C++) dbr:Dynamically-allocated_memory dbr:SystemRDL dbr:Associative_arrays dbr:Attribute–value_pair dbc:Hardware_description_languages dbr:Abstract_type dbr:Bit_field dbr:Synopsys dbr:Code_coverage dbr:Edge_case dbr:High_impedance dbr:While_loop dbr:Don't-care_term dbr:Array_programming dbr:Assertion_(software_development) dbr:Assignment_operator dbr:Augmented_assignment dbr:Automatic_test_pattern_generation dbr:Axiom dbr:Boolean_satisfiability_problem dbr:HDL_simulator dbr:IEEE dbr:Instance_(computer_science) dbr:Material_implication_(rule_of_inference) dbr:Sampling_(statistics) dbr:Semiconductor dbr:Simulation dbr:OpenVera dbr:Union_type dbr:Virtual_function dbr:Void_type dbr:Ethernet_frame dbr:FIFO_(computing_and_electronics) dbr:Formal_logic dbr:Real_computation dbr:Event_(computing) dbr:Typedef dbr:Scoreboarding dbr:List_of_Verilog_Simulators dbr:Strong_typing dbr:SpecC dbr:Sequential_logic dbr:Random_number_generation dbr:TypeParameter dbr:Return_value dbr:Boolean_expressions dbr:Source_file dbr:Test_coverage dbr:Tri-state_buffer dbr:Strict_weak_order dbr:Weak_typing dbr:IEEE_standard dbr:Hardware_design dbr:Hardware_interface dbr:Packed_array dbr:Function_template dbr:Synchronization_primitive dbr:Synchronous_logic dbr:Keyword_(programming) dbr:Material_implication_(logical_connective) dbr:Constraint_solver dbr:Pass_by_reference dbr:Pass_by_value dbr:Edge-triggered_flip-flop dbr:Mailbox_(computing) dbr:Public_member dbr:Verilog_2001 dbr:Define_directive dbr:Latch_(electronic) dbr:Multidimensional_array dbr:Preprocessor_directive dbr:Stringification dbr:Struct |
| dbp:?_ |
yes (en) |
| dbp:date |
September 2018 (en) |
| dbp:designer |
Synopsys, later IEEE (en) |
| dbp:fileExt |
.sv, .svh (en) |
| dbp:influencedBy |
Design: Verilog, VHDL, C++, Verification: OpenVera, Java (en) |
| dbp:latestReleaseDate |
2018-02-22 (xsd:date) |
| dbp:latestReleaseVersion |
IEEE 1800-2017 (en) |
| dbp:logo |
SystemVerilog logo.png (en) |
| dbp:logoCaption |
SystemVerilog logo (en) |
| dbp:logoSize |
240 (xsd:integer) |
| dbp:name |
SystemVerilog (en) |
| dbp:paradigm |
dbr:Object-oriented_programming dbr:Structured_programming |
| dbp:reason |
What is this concatenation? (en) What's the state in 2018? (en) |
| dbp:typing |
dbr:Type_system dbr:Weak_typing |
| dbp:wikiPageUsesTemplate |
dbt:Authority_control dbt:Cite_book dbt:Cite_news dbt:Clarify dbt:IEEE_standards dbt:ISBN dbt:Infobox_programming_language dbt:Reflist dbt:Short_description dbt:Start_date_and_age dbt:Update_inline dbt:Use_American_English dbt:Vague dbt:When dbt:Programmable_Logic |
| dct:subject |
dbc:Hardware_verification_languages dbc:Programming_languages_created_in_2002 dbc:System_description_languages dbc:Hardware_description_languages |
| gold:hypernym |
dbr:Language |
| rdf:type |
owl:Thing dbo:Language dbo:Software schema:Language wikidata:Q315 wikidata:Q9143 yago:WikicatComputerLanguages yago:Abstraction100002137 yago:ArtificialLanguage106894544 yago:Communication100033020 yago:ComputerLanguage106899633 yago:Language106282651 yago:ProgrammingLanguage106898352 yago:WikicatHardwareDescriptionLanguages yago:WikicatHardwareVerificationLanguages dbo:ProgrammingLanguage yago:WikicatSystemDescriptionLanguages |
| rdfs:comment |
SystemVerilog ist eine Hardware-Beschreibungs- und Verifikationssprache (englisch , kurz HDVL genannt). Sie bietet Möglichkeiten zum Design und zur Verifikation von digitalen Schaltungen. SystemVerilog wurde von entwickelt und ist eine Erweiterung des IEEE 1364–2001 Verilog HDL. Dabei arbeitet SystemVerilog aber auf einer höheren Abstraktionsebene als Verilog-2001. (de) SystemVerilog est à la fois un langage de description, se basant pour cela sur Verilog, et un langage de vérification de matériel, permettant de faire de la simulation et vérification. Il est standardisé sous le numéro IEEE 1800 par l'Institute of Electrical and Electronics Engineers (IEEE). (fr) SystemVerilog, standardized as IEEE 1800, is a hardware description and hardware verification language used to model, design, simulate, test and implement electronic systems. SystemVerilog is based on Verilog and some extensions, and since 2008 Verilog is now part of the same IEEE standard. It is commonly used in the semiconductor and electronic design industry as an evolution of Verilog. (en) SystemVerilog – język opisu sprzętu i systemów wysokiego poziomu, stworzony jako rozszerzenie starszego języka Verilog. (pl) SystemVerilog は、ハードウェア記述言語のVerilog HDLを拡張した言語で、主に検証に関する機能が拡張・統合されている。2002年にAccelleraに対して Superlog 言語を寄付したことで生まれた。検証機能の部分はシノプシスが提供した OpenVera に基づいている。2005年、SystemVerilog は IEEE Standard 1800-2005 として標準化された。 (ja) SystemVerilog是一種在現代積體電路（尤其是超大型積體電路）的设计及验证流程中，由Verilog发展而来的硬體描述、硬件验证统一语言，前一部分基本上是2005年版Verilog的扩展，而后一部分功能验证特性则是一门面向对象程序设计语言。面向对象特性很好地弥补了传统Verilog在芯片验证领域的缺陷，改善了代码可重用性，同时可以让验证工程师在比寄存器传输级更高的抽象级别，以事务而非单个信号作为监测对象，这些都大大提高了验证平台搭建的效率。 SystemVerilog已经被采纳为电气电子工程师学会1800-2009标准，并获得了主流电子设计自动化工具供应商的支持。雖無任一個仿真系統能聲稱自己完全支援SystemVerilog语言参考手册（Language Reference Manual, LRM）裡介紹的所有语言结构，要改善测试平台的互操作性相当困难，但推进跨平台兼容性的研究开发工作已在進行中。若干种验证方法学相继出现，以预定义类的形式对测试平台模块进行标准化，如今最新基于SystemVerilog的验证方法学为通用验证方法学。此方法学主要包括开放源代码的类库以及支援可重用测试平台、开发验证IP核的预置格式。许多第三方提供商则开始推出基于SystemVerilog的验证IP核。 (zh) SystemVerilog — язык описания и верификации аппаратуры, являющийся расширением языка Verilog. SystemVerilog был создан на базе языков Superlog (Accellera, 2002). Значительная часть функциональности, связанной с верификацией была взята из языка (Synopsys). В 2005 SystemVerilog был принят как стандарт IEEE 1800—2005. В 2009 стандарт 1800—2005 был объединен с стандартом языка Verilog (IEEE 1364—2005), и была принята актуальная версия SystemVerilog — стандарт IEEE 1800—2009. (ru) SystemVerilog — мова опису і верифікації апаратури, що є розширенням мови Verilog. SystemVerilog був створений на базі мов Superlog (Accellera, 2002). Значна частина функціональності, пов'язаної з верифікацією була взята з мови OpenVera (Synopsys). У 2005 SystemVerilog був прийнятий як стандарт IEEE 1800—2005. У 2009 стандарт 1800—2005 був об'єднаний з стандартом мови Verilog (IEEE 1364—2005), і була прийнята актуальна версія SystemVerilog — стандарт IEEE 1800—2009. (uk) |
| rdfs:label |
SystemVerilog (de) SystemVerilog (fr) SystemVerilog (ja) 시스템베릴로그 (ko) SystemVerilog (pl) SystemVerilog (en) SystemVerilog (ru) SystemVerilog (zh) SystemVerilog (uk) |
| owl:sameAs |
freebase:SystemVerilog yago-res:SystemVerilog wikidata:SystemVerilog dbpedia-de:SystemVerilog dbpedia-fr:SystemVerilog dbpedia-ja:SystemVerilog dbpedia-ko:SystemVerilog dbpedia-pl:SystemVerilog dbpedia-ru:SystemVerilog dbpedia-uk:SystemVerilog dbpedia-zh:SystemVerilog https://global.dbpedia.org/id/PXgW |
| prov:wasDerivedFrom |
wikipedia-en:SystemVerilog?oldid=1112176581&ns=0 |
| foaf:depiction |
wiki-commons:Special:FilePath/SystemVerilog_logo.png |
| foaf:homepage |
http://www.systemverilog.org/ |
| foaf:isPrimaryTopicOf |
wikipedia-en:SystemVerilog |
| foaf:name |
SystemVerilog (en) |
| is dbo:influenced of |
dbr:Verilog |
| is dbo:wikiPageDisambiguates of |
dbr:SV |
| is dbo:wikiPageRedirects of |
dbr:Systemverilog dbr:IEEE_1800 dbr:System_Verilog dbr:System_verilog |
| is dbo:wikiPageWikiLink of |
dbr:Property_Specification_Language dbr:Electronic_circuit_simulation dbr:Electronic_system-level_design_and_verification dbr:List_of_concurrent_and_parallel_programming_languages dbr:List_of_file_formats dbr:VHDL dbr:Verilog dbr:Verilog-A dbr:Design_Automation_Standards_Committee dbr:EVE/ZeBu dbr:Integrated_circuit_design dbr:Intelligent_verification dbr:Internet_leak dbr:List_of_model_checking_tools dbr:List_of_programming_languages_by_type dbr:SPARC dbr:Open_Verification_Library dbr:Endianness dbr:Random_testing dbr:SystemC dbr:Open_Verification_Methodology dbr:Systemverilog dbr:Andy_Bechtolsheim dbr:Computer_engineering_compendium dbr:Hardware_verification_language dbr:C_(programming_language) dbr:Dataflow_programming dbr:Accellera dbr:E_(verification_language) dbr:Formal_verification dbr:Flow_to_HDL dbr:Foreach_loop dbr:List_of_HDL_simulators dbr:SystemVerilog_DPI dbr:Reference_Verification_Methodology dbr:Hardware_description_language dbr:High-level_synthesis dbr:ModelSim dbr:SystemRDL dbr:Chisel_(programming_language) dbr:Aldec dbr:Bit_array dbr:Bluespec dbr:High-level_verification dbr:Mixin dbr:Augmented_assignment dbr:Bus_functional_model dbr:Field-programmable_gate_array dbr:Icarus_Verilog dbr:Rosetta-lang dbr:SV dbr:SVA dbr:System_on_a_chip dbr:OpenVera dbr:Universal_Verification_Methodology dbr:IEEE_Standards_Association dbr:List_of_unit_testing_frameworks dbr:NCSim dbr:Typedef dbr:Phil_Moorby dbr:Soft_microprocessor dbr:SpecC dbr:Parallel_RAM dbr:Yamaha_OPL dbr:IEEE_1800 dbr:System_Verilog dbr:System_verilog |
| is dbp:influenced of |
dbr:Verilog |
| is foaf:primaryTopic of |
wikipedia-en:SystemVerilog |
